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アイテム
ランタイムパワーゲーティングを適用した回路での検証環境と電力見積もり手法の構築
https://ipsj.ixsq.nii.ac.jp/records/26842
https://ipsj.ixsq.nii.ac.jp/records/26842e8708cea-df4e-48f1-b1f0-afa490772885
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-SLDM08133007.pdf (460.0 kB)
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Copyright (c) 2008 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2008-01-16 | |||||||
| タイトル | ||||||||
| タイトル | ランタイムパワーゲーティングを適用した回路での検証環境と電力見積もり手法の構築 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Development of verification and power estimation methodology for circuits with Run Time Power Gating | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 芝浦工業大学 | ||||||||
| 著者所属 | ||||||||
| 芝浦工業大学 | ||||||||
| 著者所属 | ||||||||
| 芝浦工業大学 | ||||||||
| 著者所属 | ||||||||
| 芝浦工業大学 | ||||||||
| 著者所属 | ||||||||
| 芝浦工業大学 | ||||||||
| 著者所属 | ||||||||
| 慶応義塾大学 | ||||||||
| 著者所属 | ||||||||
| 慶応義塾大学 | ||||||||
| 著者所属 | ||||||||
| 慶応義塾大学 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Shibaura Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Shibaura Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Shibaura Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Shibaura Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Shibaura Institute of Technology | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Keio University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Keio University | ||||||||
| 著者名 |
中田, 光貴
× 中田, 光貴
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| 著者名(英) |
Mitsutaka, NAKATA
× Mitsutaka, NAKATA
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | ランタイムパワーゲーテイング技術(Run-Time Power Gating :RTPG)を適用した回路の論理検証は，重要な課題の一つである．一般的な検証環境では，ネットリストにパワースイッチセルを含んでいるため，ゲートレベルシミュレーションを実行することが出来ない．本稿では，パワースイッチのための論理モデリングやRTPG適用回路のシミュレーション手法を提案する．さらに，提案したシミュレーション手法や新たなマクロモデリングをベースとした電力見積もり手法について述べる．RTBGを適用したALUの電力見積もり精度は，トランジスタレベルシミュレーションと比較し10％以内であった． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | When applying Run-Time Power Gating (RTPG) to a design, logic verification is one of the major problems. Gate-level simulation cannot be carried out in the conventional verification environment because logic netlist includes power switch cells. In this paper, we propose logic modeling for a power switch and simulation methodology for power-gated circuits. In addition, we present about power estimation technique based on the proposed simulation methodology and the novel macro-modeling. Evaluation at ALU with RTPG showed that the accuracy of the estimated power was within 10% against the transistor-level simulation. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AA11451459 | |||||||
| 書誌情報 |
情報処理学会研究報告システムLSI設計技術（SLDM） 巻 2008, 号 2(2008-SLDM-133), p. 37-42, 発行日 2008-01-16 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
