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アイテム
可変構造型並列計算機の構想
https://ipsj.ixsq.nii.ac.jp/records/24834
https://ipsj.ixsq.nii.ac.jp/records/24834068815fe-d333-422b-baa1-8e1ca12be6bc
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC87047002.pdf (1.3 MB)
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Copyright (c) 1987 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1987-12-01 | |||||||
| タイトル | ||||||||
| タイトル | 可変構造型並列計算機の構想 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | SYSTEM PHILOSOPHY OF A RECONFIGURABLE PARALLEL - PROCESSOR (in Japanese) | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 九州大学工学部情報工学科 | ||||||||
| 著者所属 | ||||||||
| 九州大学大学院総合理工学研究科情報システム学専攻 | ||||||||
| 著者所属 | ||||||||
| 九州大学大学院総合理工学研究科情報システム学専攻 | ||||||||
| 著者所属 | ||||||||
| 九州大学大学院総合理工学研究科情報システム学専攻 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Computer Science and Communication Eng. Kyushu University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Information Systems Kyushu University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Information Systems Kyushu University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Dept. of Information Systems Kyushu Universit | ||||||||
| 著者名 |
村上, 和彰
× 村上, 和彰
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| 著者名(英) |
Kazuaki, Murakami
× Kazuaki, Murakami
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 『汎用』の高並列処理環境を構築するために，相互結合網を可変構造にした256台規模のマルチマイクロプロセッサ・システムを開発している．可変構造の相互結合網とは256×256のクロスバー網を基にしたもので，様々なトポロジーに成り得る．本システムはこの相互結合網を中心とした仮想計算機システムであり，各種のプロセッサ‐プロセッサ結合形態およびプロセッサ‐メモリ結合形態を精確にシミュレーションできる．これにより，高並列処理計算機アーキテクチャの一般性のある評価，ならびに，並列処理分野の一層の拡大が可能となる．本稿では，そのシステム構想について述べている． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | We are now developing a reconfigurable parallel-processor; a multi-microprocessor system with a reconfigurable interconnection network. The reconfigurable interconnection network is a 256×256 crossbar-switch network with a capability to simulate topology of other interconnection networks. The reconfigurable parallel-processor is a kind of virtual-machine system, which can virtualize any networks for processor-processor and/or processor-memory interconnection. Our objects are to provide a general-purpose parallel-processing environment and to research well-developed parallel architectures. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 1987, 号 86(1987-ARC-047), p. 1-8, 発行日 1987-12-01 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
