WEKO3
アイテム
循環パイプライン計算機FLATS2
https://ipsj.ixsq.nii.ac.jp/records/24771
https://ipsj.ixsq.nii.ac.jp/records/2477198bc0311-9a71-4c41-9828-3044a216d114
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 1988 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 1988-09-16 | |||||||
タイトル | ||||||||
タイトル | 循環パイプライン計算機FLATS2 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | FLATS2 : An implementation of the Cyclic Pipeline Architecture | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
新技術開発事業団 | ||||||||
著者所属 | ||||||||
新技術開発事業団/三井造船システム技研 | ||||||||
著者所属 | ||||||||
東京大学理学部/理化学研究所/新技術開発事業団 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Computer Architecture Group, GOTO Quantum Magneto Flux Logic Project, Research Development Corporation of Japan | ||||||||
著者所属(英) | ||||||||
en | ||||||||
C/O Mitsui Zosen Systems Research | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Computer Architecture Group, GOTO Quantum Magneto Flux Logic Project, Research Development Corporation of Japan | ||||||||
著者名 |
市川, 周一
× 市川, 周一
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著者名(英) |
Shuichi, Ichikawa
× Shuichi, Ichikawa
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 循環パイプライン方式(CPA; Cyclic Pipeline Architecture)を採用した数値・記号処理用計算機FLATS2について報告する。CPAでは、パイプラインの各ステージを複数の仮想プロセッサに割り当てることにより、ハザードを防いでスループットを最大限に利用することができる。更に、FLATS2ではアドレス・タグ、アドレス範囲検査、命令内分岐を1命令内で併用して、効果的なメモリ管理/配列アクセス機能を提供する(BLスキーマ)。演算パイプラインは、最大4本がチェインして並列に動作し、高い数値処理性能を実現する。このほか、FLATS2の命令レベル・アーキテクチャを概観し、内部アーキテクチャとパイプライン制御についても簡単に述べる。 | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | This report presents the architecture of FLATS2, which adopts the Cyclic Pipeline Architecture (CPA). In the CPA, the pipeline is shared among plural virtual processors to avoid the pipeline hazards and to make full use of its throughput. The FLATS2 architecture also includes the address range checking facility with the address tag and the in-word branch (BL-scheme), which efficiently implements the memory/data managements and the array accesses. To realize higher numerical performance, four arithmetic pipelines can be chained to work in parallel. Also, this report roughly presents the instruction set architecture, the internal structure, and the pipeline design of FLATS2 machine. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN10096105 | |||||||
書誌情報 |
情報処理学会研究報告計算機アーキテクチャ(ARC) 巻 1988, 号 62(1988-ARC-072), p. 1-8, 発行日 1988-09-16 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |