SIMP（単一命令流／多重命令パイプライン）方式に基づくスーパースカラ・プロセッサ『新風』の命令供給機構

• Item type: SIG Technical Reports(1)
• 公開日: 1990-01-25
• タイトル: SIMP（単一命令流／多重命令パイプライン）方式に基づくスーパースカラ・プロセッサ『新風』の命令供給機構
• タイトル / 言語: en
• タイトル: Instruction Supply Mechanism in the SIMP Processor Prototype (in japanese)
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 九州大学大学院総合理工学研究科
• 著者所属: 九州大学大学院総合理工学研究科
• 著者所属: 九州大学大学院総合理工学研究科
• 著者所属: 九州大学大学院総合理工学研究科
• 著者所属(英): en
• 著者所属(英): Department of Information Systems Interdisciplinary Graduate School of Engineering Sciences Kyushu University
• 著者所属(英): en
• 著者所属(英): Department of Information Systems Interdisciplinary Graduate School of Engineering Sciences Kyushu University
• 著者所属(英): en
• 著者所属(英): Department of Information Systems Interdisciplinary Graduate School of Engineering Sciences Kyushu University
• 著者所属(英): en
• 著者所属(英): Department of Information Systems Interdisciplinary Graduate School of Engineering Sciences Kyushu University
• 著者名: 原, 哲也; 久我, 守弘; 村上, 和彰; 富田, 眞治
• 著者名(英): Tetsuya, Hara; Morihiro, Kuga; Kazuaki, Murakami; Shinji, Tomita
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 我々は単一プロセッサの処理能力向上を目的として，従来の命令パイプライン処理と低レベル（命令レベル）並列処理とを融合した，SIMP（Single Instruction Stream/Multiple Instruction Pipelining；単一命令流／多重命令パイプライン）方式を提案し，この方式に基づく試作機としてスーパースカラ・プロセッサ『新風』を開発中である．『新風』プロセッサは，4本の命令パイプラインによって単一命令流の並列処理を行う．このため，パイプラインの乱れによる性能低下は単一命令パイプラインの時よりもさらに深刻になる．命令供給機構では，パイプラインの乱れを起こす要因の中で，命令間の制御依存関係と命令供給の遅れに対処し，命令不在によるパイプラインの乱れを抑える役割を担っている．この要求に対し以下の対策を行った．4本の命令パイプラインの処理能力に応じた命令供給を行うため，4つの命令を同時にフェッチして命令ブロックを作成し命令パイプラインに供給する．また，分岐命令に起因する制御依存関係に対処するためにBTB方式による分岐予測を行っている．この場合，誤った分岐予測により命令パイプラインに投入された実行すべきでない命令を無効化する必要がある．このとき，『新風』では命令パイプラインに投入されている命令数が多い（最大23命令）ことを考慮して，実行してはならない命令のみを選択的に無効化する“選択的命令無効化”を採用した．本稿では，命令供給機構の設計方針，その構成および動作，性能について述べる．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: SIMP (Single Instruction Stream/Multiple Instruction Pipelining) is a multiple-instruction pipeline parallel architecture which combines instruction pipelining and low-level parallel processing. We are developing the SIMP processor prototype :『新風』 (in Japanese). The SIMP processor prototype provides 4 instruction pipelines, and executes a single instruction stream with parallel processing. The detrimental effects to performance caused by branch instruction, therefore, are more severe than those of the single-instruction pipeline processor. The instruction supply mechanism copes with control dependencies and delay of supplying instruction. To accomplish this, the instruction supply mechanism resolves ploblems as follows. (i) Every cycle, to supply instructions according to ability of the IPUs' (Instruction Pipeline Units) preformance, the IBSU (Instruction-BlickSupply Unit) fetches 4 successive instructions from the instruction cache at the same time and constructs an instruction block, then supplies it to the IPUS. (ii) To resolve control dependencies which are caused by branch instructions, the instruction block to be prefetched is determined with the help of branch prediction with a Branch Target Buffer. (iii) As the prediction-miss handling techniques, the IBSU provides the selective instruction-squashing scheme, which squashes only the instructions to be excluded from the dynamic instruction stream. It is because, there is a good possibility that the instructions to be refetched already exist in the IPUs even though the prediction was miss. In this paper, we describe the design philosophy and the hardware mechanism of the instruction supply unit, and its performance estimate.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 1990, 号 7(1989-ARC-080), p. 49-56, 発行日 1990-01-25
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会