ブースティング及び命令キューを用いた遅延分岐方式によるスーパスカラ・プロセッサのアーキテクチャ

• Item type: SIG Technical Reports(1)
• 公開日: 1991-07-19
• タイトル: ブースティング及び命令キューを用いた遅延分岐方式によるスーパスカラ・プロセッサのアーキテクチャ
• タイトル / 言語: en
• タイトル: A Superscalar Architecture using Boosting and Delayed Branch
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 三菱電機（株）
• 著者所属: 三菱電機（株）
• 著者所属: 三菱電機（株）
• 著者所属(英): en
• 著者所属(英): Mitsubishi Electric Corporation LSI R&D Laboratory
• 著者所属(英): en
• 著者所属(英): Mitsubishi Electric Corporation LSI R&D Laboratory
• 著者所属(英): en
• 著者所属(英): Mitsubishi Electric Corporation LSI R&D Laboratory
• 著者名: 安藤, 秀樹; 中西, 知嘉子; 中屋, 雅夫
• 著者名(英): Hideki, Ando; Chikako, Nakanishi; Masao, Nakaya
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 命令レベルの並列性の抽出と分岐遅延による性能低下の緩和は、サイクル・タイムを犠牲にすることなく解決しなければならないスーパスカラの課題である。我々は、単純なハードウェアで命令レベルの並列性を抽出するために、ブースティングを採用した。また、動的にハザードを解消するスーバスカラにおける分岐遅延による性能低下の緩和に、命令キューを用いた遅延分岐方式を採用した。遅延スロットは分岐先命令で埋め、分岐時には遅延が生じない。分岐しない時には、プリフェッチされた遅延スロットに続く命令を実行する。ベンチマークによる評価によって、スカラ・プロセッサの1．6がら1．8倍の性能を確認した。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Exploiting instruction-level parallelism and alleviation of performance degradation by branch delay are issues which should be solved without cycle time penalty. We adopt instruction boosting [M.Smith 90] to extract instruction-level parallelism with a simple hardware. And a delayed branch with an instruction queue reduces branch delay. Delay slots are filled by branch target instructions, and are executed when branch is taken. Sequential successors after delay slots are pre-fetched in the queue before execution of a branch instruction, and executed when branch is not taken. Performance evaluation shows that the speedup is 1.6- 1.8 times over scalar machines.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 1991, 号 64(1991-ARC-089), p. 33-40, 発行日 1991-07-19
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会