スライドウィンドウ方式に基づく擬似ベクトルプロセッサ

• Item type: SIG Technical Reports(1)
• 公開日: 1993-08-19
• タイトル: スライドウィンドウ方式に基づく擬似ベクトルプロセッサ
• タイトル / 言語: en
• タイトル: Pseudo Vector Processor based on Slide - Windowed Registers
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 筑波大学電子・情報工学系
• 著者所属: 筑波大学電子・情報工学系
• 著者所属: 筑波大学電子・情報工学系
• 著者所属: （株）日立製作所汎用コンピュータ事業部
• 著者所属: 筑波大学電子・情報工学系
• 著者所属(英): en
• 著者所属(英): Institute of Information Sciences and Electronics, University of TSUKUBA
• 著者所属(英): en
• 著者所属(英): Institute of Information Sciences and Electronics, University of TSUKUBA
• 著者所属(英): en
• 著者所属(英): Institute of Information Sciences and Electronics, University of TSUKUBA
• 著者所属(英): en
• 著者所属(英): General Purpose Computer Division, Hitachi Ltd.
• 著者所属(英): en
• 著者所属(英): Institute of Information Sciences and Electronics, University of TSUKUBA
• 著者名: 中村, 宏; 中澤, 喜三郎; 李, 航; 位守, 弘充; 朴, 泰祐
• 著者名(英): Hiroshi, Nakamura; Kisaburo, Nakazawa; Hang, Li; Hiromitsu, Imori; Taisuke, Boku
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: スカラ命令により高速にベクトル処理を行なう新しい擬似ベクトルプロセッサ PVP?SWを提案し，その評価結果を示す．PVP?SWは，浮動小数点レジスタのスライドウィンドウ化，データプリロード機能の強化，主記憶アクセスのパイプライン化，の3つの機構により，主記憶アクセスレーテンシの影響を隠蔽する．スライドウィンドウ方式を採用するため，PVP?SWは既存のスカラアーキテクチャとの上位互換性を保つことができる．Livermore Fortran Kernelを用いた評価結果より，提案するPVP?SWは主記憶アクセスレーテンシを効果的に隠蔽できる事，長いアクセスレーテンシを隠蔽するためにはより多くのレジスタが必要である事，ロード/ストアパイプラインを強化した場合，アクセスレーテンシの影響を隠蔽できる場合には性能は向上するものの，隠蔽できるアクセスレーテンシは短くなる事がわかった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In this paper, we present a new scalar architecture for high-speed vector processing and its evaluation. The proposed architecture tolerates long main memory access latency by introducing slide-windowed floating-point registers with data preloading feature and pipelined memory. Owing to the slide-window structure, the proposed architecture can utilize more floating-point registers in keeping upward compatibility with existing scalar architectures. We have evaluated the architecture on Livermore Fortran Kernel. The evaluation shows the following results. First, the proposed processor drastically reduces the penalty of main memory access latency compared with an ordinary scalar processor. Second, more floating-point registers are beneficial for tolerating longer memory access latency. Third, more load/store pipelines are beneficial for achieving higher performance. Fourth, increasing the number of load/store pipelines shortens the memory access latency which can be hidden.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 1993, 号 71(1993-ARC-101), p. 81-88, 発行日 1993-08-19
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会