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アイテム
ハイパースカラ・プロセッサ・アーキテクチャ -ソフトウェア・パイプライニング処理に関する性能評価-
https://ipsj.ixsq.nii.ac.jp/records/24281
https://ipsj.ixsq.nii.ac.jp/records/242818f79819f-5ea3-4ac4-9926-cfa424f9e422
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 1993 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 1993-12-16 | |||||||
タイトル | ||||||||
タイトル | ハイパースカラ・プロセッサ・アーキテクチャ -ソフトウェア・パイプライニング処理に関する性能評価- | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Hyperscalar Processor Architecture -Performance of Software Pipelining- | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
九州大学情報工学科 | ||||||||
著者所属 | ||||||||
九州大学大学院総合理工学研究科 | ||||||||
著者所属 | ||||||||
九州大学大学院総合理工学研究科 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Computer Science and Communication Engineering Kyushu University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Information Systems Interdisciplinary Graduate School of Engineering Sciences Kyushu University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Information Systems Interdisciplinary Graduate School of Engineering Sciences Kyushu University | ||||||||
著者名 |
弘中, 哲夫
× 弘中, 哲夫
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著者名(英) |
Tetsuo, Hironaka
× Tetsuo, Hironaka
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | ハイパースカラ・プロセッサは内部の命令レジスタに通常のスカラ命令をロードすることでVLIWプログラムを自己形成し、それを実行することでループに内在する命令レベル並列性を活用する.そのため,如何にプロセッサ内に自己形成されるVLIWプログラムの並列性高めるかが問題となる.本稿では,ハイパースカラ・プロセッサ用のオブジェクト・コードに適用するソフトウェア・パイプライニングの手法の概略,および,その手法により生成されたオブジェクト・コードを用いてハイパースカラ・プロセッサの性能評価を行った結果を示している.その結果,ベクトル・レジスタの有無に関わらずハイパースカラ・プロセッサが従来型ベクトル・プロセッサと同程度または,それ以上の性能を達成可能なことが示された. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | Hyperscalar processor architecture exploit instruction-level parallelism by executing VLIW instructions, which are self-created by loading several conventional scalar instructions to its instruction registers. So, to improve the performance. instruction-level parallelism in the self-created VLIW instructions must be increased. This paper, describes the way how software pipelining is used to optimize the code for the hyperscalar processor, and also, the results of the performance evaluation are presented. The preformance evaluation shows that the hyperscalar processor would achieve the same or even better performance compared, to the conventional vector processors. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN10096105 | |||||||
書誌情報 |
情報処理学会研究報告計算機アーキテクチャ(ARC) 巻 1993, 号 111(1993-ARC-103), p. 119-126, 発行日 1993-12-16 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |