投機的実行を支援するアーキテクチャのハードウエア設計

• Item type: SIG Technical Reports(1)
• 公開日: 1995-08-23
• タイトル: 投機的実行を支援するアーキテクチャのハードウエア設計
• タイトル / 言語: en
• タイトル: Hardware Design for an Architecture with Unconstrained Speculative Execution Support
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 三菱電機（株）システムLSI開発研究所
• 著者所属: 三菱電機（株）システムLSI開発研究所
• 著者所属: 三菱電機（株）システムLSI開発研究所
• 著者所属: 三菱電機（株）システムLSI開発研究所
• 著者所属(英): en
• 著者所属(英): Mitsubishi Electric Corporation System LSI Laboratory
• 著者所属(英): en
• 著者所属(英): Mitsubishi Electric Corporation System LSI Laboratory
• 著者所属(英): en
• 著者所属(英): Mitsubishi Electric Corporation System LSI Laboratory
• 著者所属(英): en
• 著者所属(英): Mitsubishi Electric Corporation System LSI Laboratory
• 著者名: 原, 哲也; 安藤, 秀樹; 中西, 知嘉子; 中屋, 雅夫
• 著者名(英): Tetsuya, Hara; Hideki, Ando; Chikako, Nakanishi; Masao, Nakaya
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 我々は、プレディケーティングと呼ぶ、制限のない投機的命令移動を可能にするハードウエア支援を提案している。このプレディケーティング方式を実現するプロセッサ"SPEV"は、4命令発行のVLIWマシンである。スカラ・マシン、投機的実行のハードウエア支援なしのVLIWマシン、SPEVのハードウエアの設計を行い、遅延解析ツールを用いて処理時間を調べた。その結果、VLIWマシンは、複数分岐命令実行と分岐予測による分岐処理時間の延びと、バイパス処理時間の延びが原因でスカラ・マシンに対して14%(．1n)サイクル時間が長くなる。SPEVマシンは、プレディケート付きレジスタ・ファイルが2つのデータ領域を持つため、データ読み出し時間がVLIWマシンのものより遅くなるが、プレディケート評価回路は単純であるためこれを含む分岐処理時間はVLIWマシンのそれよりも短くなり、SPEVのサイクル時間はVLIWマシンより僅かに(．1n)延びるだけであることが分かった。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: We have proposed a new mechanism, called predicating, which removes restrictions that limit the compiler's ability for speculative execution. SPEV machine which supports predicating is a 4-issue VLIW machine. We compare the cycle time of a scalar machine, a VLIW machine without any hardware support for speculative execution, and SPEV machine using a static critical-path analyzer. Our evaluation shows that the cycle time of the VLIW machine is 1.14x longer than the cycle time of the scalar machine, due to increase of hardware complexity for branch handling (multi-way branch and dynamic branch prediction) and for bypass handling. SPEV machine contains a predicated register file which requires dual data-field. Although Predicated Register file makes register-reading time slower, the simple predicate evaluation logic compensates the register-reading extra time. Consequently, SPEV machine has little cycle time penalty against the VLIW machine.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 1995, 号 80(1995-ARC-113), p. 49-56, 発行日 1995-08-23
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会