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アイテム
VLIWフェッチPN実行を行うプロセッサの設計
https://ipsj.ixsq.nii.ac.jp/records/24054
https://ipsj.ixsq.nii.ac.jp/records/2405424ebab6d-fcd5-47ee-bfa5-4c1124766a5f
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC95117013.pdf (479.1 kB)
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Copyright (c) 1996 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1996-03-05 | |||||||
| タイトル | ||||||||
| タイトル | VLIWフェッチPN実行を行うプロセッサの設計 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Instruction Level Parallel Processor based on VLIW and PN - superscalar | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 電気通信大学大学院情報システム学研究科 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学大学院情報システム学研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The Graduate School of Information Systems, The University of Electro - Communications | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| The Graduate School of Information Systems, The University of Electro - Communications | ||||||||
| 著者名 |
岡本, 秀輔
× 岡本, 秀輔
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| 著者名(英) |
Shusuke, Okamoto
× Shusuke, Okamoto
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | VLIWとPNに基づいたハイブリットプロセッサを提案する。このプロセッサは、プログラムをVLIW方式でフェッチした後、内部ではPN方式を用いて実行を行う。実行されるプログラムは、VLIWと類似して、1命令が機能ごとの要素命令からなるが、それら要素命令間には実行のバリアはない。全ての要素命令レベルの先行関係は、他の方法で、明示的に記述されている。つまり、全ての要素命令の実行は静的にスケジュールされている。したがって、プロセッサはフェッチサイクルと実行サイクルを分けて処理を進めて行くことが可能である。本稿では、このプロセッサのアーキテクチャおよびソフトウエアシミュレータによる評価結果について述べる。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | A new hybrid processor based on VLIW and PN-superscalar is proposed. This processor fetches a program in the same way of VLIW processor, and it executes in the same way of PN superscalar processor. A program for this processor is similar to the ordinary VLIW program. But there is no execution barrier among the element instructions in a long word. The control dependency between any two instructions is written explicitly. So the execution of order for all instructions is scheduled statically. And since the specification for this is not depended on the way of instruction fetch, the processor can run with the simultaneous execution of the element instructions which are fetched at the different cycle. This paper describes its processor architecture detail as well as the simulation result using software simulator. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 1996, 号 23(1995-ARC-117), p. 73-78, 発行日 1996-03-05 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
