マルチスレッドアーキテクチャに於ける動的命令発行に関する研究

• Item type: SIG Technical Reports(1)
• 公開日: 1996-03-05
• タイトル: マルチスレッドアーキテクチャに於ける動的命令発行に関する研究
• タイトル / 言語: en
• タイトル: Research on out -of- order issue for multithreaded architecture
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 名古屋大学工学部
• 著者所属: 名古屋大学工学部
• 著者所属: 名古屋大学工学部
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Nagoya University
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Nagoya University
• 著者所属(英): en
• 著者所属(英): Faculty of Engineering, Nagoya University
• 著者名: 細江, 広治; 市川, 周一; 島田, 俊夫
• 著者名(英): Koji, Hosoe; Shuichi, Ichikawa; Toshio, Shimada
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: メモリアクセスレイテンシの隠蔽によりプロセッサの利用効率を高めるための技術として、マルチスレッドアーキテクチャ方式が提案されている。しかしマルチスレッドアーキテクチャでは、スレッド間の命令スケジューリングを静的に行なうことが出来ない。そのため命令デコード時に機能ユニットに対する資源競合が発生し、当該スレッドからの命令発行をストールさせなければならない状況が発生し得る。本稿では、リザベーション・ステーションを拡張することにより、これを回避する方法を提案し、あわせてシミュレーションによる性能評価の結果、およびそのハードウェア量を報告する。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Multithreaded architecture has peen proposed for efficient processor utilization by hiding memory access latency. However, decoded instructions can compete for resources among threads, which consequently makes some threads to stall. This paper describes an extension to reservation station to alleviate thread stall overhead. Some simulation results and hardware cost estimation are also presented.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 1996, 号 23(1995-ARC-117), p. 55-60, 発行日 1996-03-05
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会