プログラム制御キャッシュメモリの性能評価

• Item type: SIG Technical Reports(1)
• 公開日: 1997-03-06
• タイトル: プログラム制御キャッシュメモリの性能評価
• タイトル / 言語: en
• タイトル: A Performance Evaluation of Program Controlled Cache Memory on Parallel Computer
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 電気通信大学大学院情報システム学研究科
• 著者所属: 電気通信大学大学院情報システム学研究科
• 著者所属: 電気通信大学大学院情報システム学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Systems University of Electro - Communications
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Systems University of Electro - Communications
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Systems University of Electro - Communications
• 著者名: 中済, 光昭; 岡本, 秀輔; 曽和, 将容
• 著者名(英): Mitsuaki, Nakasumi; Shusuke, Okamoto; Masahiro, Sowa
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 並列コンピュータのスケーラビリティを阻害する問題の1つに，リモートメモリアクセスのレイテンシがある，この問題を解決するため，キャッシュメモリにプロセッサの使用するデータをプリフェッチする方法が提案されてきた，しかし，キャッシュメモリはブロック単位で管理され，プログラムから制御不可能であるため，不要なデータがキャッシュメモリに置かれ，必要なデータがキャッシュから追い出されることがあり，またキャッシュ整合プロトコルのための無駄なデータ転送が多くなり，並列コンピュータの性能を最大限に引き出せながった．この問題に対し，我々は並列コンピュータで用いられる従来のキャッシュメモリを置き換える新しい高速メモリを提案してきた．これは，キャッシュメモリと同等のスピードを持ち，ワード単位でアクセス可能なメモリ（キャッシュレベルメモリ）とこのメモリを制御する命令セットを実行するハードウエア機構からなる．本文では，我々が提案するシステムと通常のキャッシュを持つNUMA型並列コンピュータと比較して，性能を評価した．評価のために，我々が提案するシステムのシミュレータを作成するとともに，通常のキャッシュを持つNUMA型並列コンピュータのシミュレータを作成した．評価は，Libermore Loopベンチマークプログラムを用いて行なった．その結果，各ベンチマークプログラムにおいて，本方式は既存のキャッシュに比べ高い性能を示した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: A latency with remote memory access is one of the problem on the design of Parallel Computer. To solve this problem, Data prefecthing to data cache has already proposed. But Prefetching cannot handle inefficient cache usage and invalid traffic on cache coherence protocol. To improve these problems, We have already proposed Program Controlled Cache Memory on Parallel Computer. This memory system can migrate data between high speed memory as fast as cache memory and NUMA-type shared memory by the program for data migration. This memory system is composed by word-addressable high speed memory (Cache Level Memory) and hardware mechanism which executes instructions to migrate variable sized data. In this paper, We evaluate performances between Our Proposed Memory System and Parallel Computer with Conventional Cache. We use Livermore loop benchmarks for these evaluation. As a result, it shows higher performance than conventional cache.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 1997, 号 22(1996-ARC-123), p. 31-36, 発行日 1997-03-06
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会