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アイテム
ePFGA IP向け論理セルアーキテクチャの提案と評価
https://ipsj.ixsq.nii.ac.jp/records/238268
https://ipsj.ixsq.nii.ac.jp/records/23826813c0dc45-aef8-4d3e-9308-e444431039a1
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-DAS2024044.pdf (1.2 MB)
2026年8月21日からダウンロード可能です。
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Copyright (c) 2024 by the Information Processing Society of Japan
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| 非会員：¥660, IPSJ:学会員：¥330, SLDM:会員：¥0, DLIB:会員：¥0 | ||
| Item type | Symposium(1) | |||||||||
|---|---|---|---|---|---|---|---|---|---|---|
| 公開日 | 2024-08-21 | |||||||||
| タイトル | ||||||||||
| タイトル | ePFGA IP向け論理セルアーキテクチャの提案と評価 | |||||||||
| タイトル | ||||||||||
| 言語 | en | |||||||||
| タイトル | Proposal and first evaluation of a logic cell architecture for ePFGA IP | |||||||||
| 言語 | ||||||||||
| 言語 | jpn | |||||||||
| キーワード | ||||||||||
| 主題Scheme | Other | |||||||||
| 主題 | 回路設計 | |||||||||
| 資源タイプ | ||||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_5794 | |||||||||
| 資源タイプ | conference paper | |||||||||
| 著者所属 | ||||||||||
| 熊本大学半導体・デジタル研究教育機構 | ||||||||||
| 著者所属 | ||||||||||
| 熊本大学半導体・デジタル研究教育機構 | ||||||||||
| 著者所属(英) | ||||||||||
| en | ||||||||||
| Research and Education Institute for Semiconductors and Informatics (REISI), Kumamoto University | ||||||||||
| 著者所属(英) | ||||||||||
| en | ||||||||||
| Research and Education Institute for Semiconductors and Informatics (REISI), Kumamoto University | ||||||||||
| 著者名 |
飯田, 全広
× 飯田, 全広
× 瀬戸, 謙修
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| 著者名(英) |
Masahiro, Iida
× Masahiro, Iida
× Kenshu, Seto
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| 論文抄録 | ||||||||||
| 内容記述タイプ | Other | |||||||||
| 内容記述 | ASIC 等のセミカスタム LSI に搭載可能な eFPGA IP には，レイアウト済みのハード IP と論理合成を前提としたソフト IP がある．ハード IP は ASIC 設計上はマクロとして導入されるが，ソフト IP は RTL から ASIC の設計フローに従って使用される．現在，eFPGA IP はハード IP が主流であるが，より柔軟性の高いソフト IP の普及が望まれている．しかし，どちら のePFGA IP も ASIC と同じプロセステクノロジで作成した場合，ASIC の他回路に対して eFPGA IP 上に搭載される回路の実装密度が著しく低いという課題がある．主な原因は，FPGA の構造上の問題と FPGA の回路情報を保持する構成メモリが FF で作成されるため，ディスクリートの FPGA で採用されている SRAM より素子として大きい点である．本研究では，構成メモリとして使用する FF を極力削減した論理セルアーキテクチャを提案し，同一入力数の LUT と比較評価する．ベンチマーク回路をテクノロジマッピングした結果，LUT と同等の使用セル数で実装可能であり，論理セル部の構成メモリを約半数に削減できることを確認した． | |||||||||
| 論文抄録(英) | ||||||||||
| 内容記述タイプ | Other | |||||||||
| 内容記述 | There are two types of eFPGA IP that can be implemented in semi-custom LSIs such as ASICs: pre-layout hard IP and soft IP that is based on logic synthesis. Hard IP is introduced as a macro in ASIC design, while soft IP is used according to the ASIC design flow from RTL. Currently, hard IP is the mainstream eFPGA IP, but more flexible soft IP is desired. However, when both eFPGA IPs are created using the same process technology as the ASIC, the implementation density of the circuits on the eFPGA IP is significantly lower than the other circuits in the ASIC. The main reasons for this are structural problems in FPGAs and the fact that FF is used as the configuration memory that holds the FPGA circuit information, which is larger as an element than the SRAM used in discrete FPGAs. In this study, a logic cell architecture that minimises the number of FFs used as configuration memory is proposed and evaluated in comparison with a LUT with the same number of inputs. As a result of technology mapping of the benchmark circuits, it was confirmed that the proposed architecture can be implemented with the same number of cells as the LUT and the configuration memory of the logic cell can be reduced to about half of the LUT. | |||||||||
| 書誌情報 |
DAシンポジウム2024論文集 巻 2024, p. 278-284, 発行日 2024-08-21 |
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| 出版者 | ||||||||||
| 言語 | ja | |||||||||
| 出版者 | 情報処理学会 | |||||||||
