メモリ・アクセスの局所性を最適化するループ再構成法

• Item type: SIG Technical Reports(1)
• 公開日: 1999-03-04
• タイトル: メモリ・アクセスの局所性を最適化するループ再構成法
• タイトル / 言語: en
• タイトル: A loop restructuring technique to optimize memory access locality
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 京都大学大学院情報学研究科通信情報システム専攻
• 著者所属: 京都大学大学院情報学研究科通信情報システム専攻
• 著者所属: 京都大学大学院情報学研究科通信情報システム専攻
• 著者所属: 京都大学大学院情報学研究科通信情報システム専攻
• 著者所属: 京都大学大学院情報学研究科通信情報システム専攻
• 著者所属: 京都大学大学院情報学研究科通信情報システム専攻
• 著者所属(英): en
• 著者所属(英): Division of Communications and Computer Engineering, Graduate School of Infomatics, kyoto University
• 著者所属(英): en
• 著者所属(英): Division of Communications and Computer Engineering, Graduate School of Infomatics, kyoto University
• 著者所属(英): en
• 著者所属(英): Division of Communications and Computer Engineering, Graduate School of Infomatics, kyoto University
• 著者所属(英): en
• 著者所属(英): Division of Communications and Computer Engineering, Graduate School of Infomatics, kyoto University
• 著者所属(英): en
• 著者所属(英): Division of Communications and Computer Engineering, Graduate School of Infomatics, kyoto University
• 著者所属(英): en
• 著者所属(英): Division of Communications and Computer Engineering, Graduate School of Infomatics, kyoto University
• 著者名: 津田, 健; 山本, 考伸; 田中, 利彦; 五島, 正裕; 森, 眞一郎; 富田, 眞治
• 著者名(英): Takeshi, Tsuda; Takanobu, Yamamoto; Toshihiko, Tanaka; Masahiro, Goshima; Shin-Ichiro, Mori; Shinji, Tomita
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: ループの最適化技法のタイリングは、各記憶階層において多重に適用可能であることが知られている。本稿では、各記憶階層に合わせて多重にタイリングを施して各階層に対するヒット率の向上をはかる際に、タイルサイズとループの順序を決定する方法について述べる。本手法では、あるレベルの記憶階層の最適なタイルサイズと隣接する階層の最適なタイルサイズは相反するものではあるが、タイルサイズはアクセス時間がより大きい記憶階層のみから決定してもかまわないことがわかった。また、階層の容量を無駄に取られないような処理順序を決定する。本手法を行列積およびLU分解に適用したところ、行列のサイズが大きくなっても性能低下は見られなかった。LU分解では、従来の最適化手法と比較して、26％の性能向上がみられた。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: It is known that a loop optimize technique, Tiling can be applied to each class of memory hierarchy. In this paper, we speak about the technique to apply tiling for the size of each class of memory hierarchy and decide the size of the tile and the order of loop so that hit ratio of each memory hierarchy is improved. The best size of a certain level of memory hierarchy is contray to that of former level. In this technique, we know that tile size can be decided by only slow memory hierarchy. We decide the order of loop to make use of the size of memory hierarchy. When we apply this technique to matrix product and lu decomposition, the performance is not decreased when the size is larger. In lu decomposition, we get 26% better result than the former technique.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 1999, 号 21(1998-ARC-132), p. 133-138, 発行日 1999-03-04
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会