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アイテム
タイミング設計精度向上による設計TAT短縮手法の提案
https://ipsj.ixsq.nii.ac.jp/records/23749
https://ipsj.ixsq.nii.ac.jp/records/23749916f4ab4-7da6-4b08-bbd2-c7c417c09563
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 1999 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 1999-11-26 | |||||||
タイトル | ||||||||
タイトル | タイミング設計精度向上による設計TAT短縮手法の提案 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | A proposal to reduce design TAT for high speed ULSI using improved timing accuracy on timing simulator | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
株式会社アドバンテストATE・SE統括部第1SE部EBTSE課 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
EBT SE Section 1st SE Division ATE SE Department ADVANTEST Corporation | ||||||||
著者名 |
川本, 裕資
× 川本, 裕資
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著者名(英) |
Hiroshi, Kawamoto
× Hiroshi, Kawamoto
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | デバイステクノロジーの進歩に伴い、デバイスの動向は微細化によって単に高密度化するだけでなく、内部動作が高速化している。高速化に伴い、その設計段階で用いるタイミングシミュレーションの精度が実際の動作に一致しないために、設計期間が長期にわたっている。従来、EBテスタは単なる不良解析の一つの道具という認識が一般的であったが、このEBテスタを高速デバイスの設計段階で用いてデバイスの内部動作測定を行ない、その結果とタイミングシミュレーション結果を比較することによりタイミングシミュレーションの精度を向上させることができる。本報告ではEBテスタの実測結果からタイミングシミュレーションの精度を向上することにより、設計TATの短縮と更に量産の垂直立上げ、投入資産の効率化に寄与できることを示す。 | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | Due to the progress of device technology, deep sub-micron process enables not only to increase density but also to increase the internal clock frequencies year by year. As the clock speed increases, timing accuracy of timing simulation does not fit to the actual device operation timing. This mismatch causes long development period of the high speed ULSI. Currently, E-Beam Prober is considered merely as a failure analysis tool. This E-beam prober is used for measuring the internal node for comparing the actual timing with timing simulator. By comparing both simulation timing and actual timing of E-Beam, the difference is used for improving timing accuracy of simulation. By applying this methodology to the development of high speed Memory, the development period is reduced dramatically. This paper describes about the importance of improved timing simulator for high speed devices design. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN10096105 | |||||||
書誌情報 |
情報処理学会研究報告計算機アーキテクチャ(ARC) 巻 1999, 号 100(1999-ARC-135), p. 9-16, 発行日 1999-11-26 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |