メモリレイテンシ隠蔽アーキテクチャSCALT

• Item type: SIG Technical Reports(1)
• 公開日: 2000-11-29
• タイトル: メモリレイテンシ隠蔽アーキテクチャSCALT
• タイトル / 言語: en
• タイトル: SCALT ARCHTECTURE TO CONCEAL MEMORY LATENCY
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東海大学大学院工学研究科
• 著者所属: 東海大学工学部
• 著者所属: 東海大学工学部
• 著者所属(英): en
• 著者所属(英): Graduate School of Eng., Tokai Univ.
• 著者所属(英): en
• 著者所属(英): Faculty of Eng., Tokai Univ.
• 著者所属(英): en
• 著者所属(英): Faculty of Eng., Tokai Univ.
• 著者名: 宮坂, 和幸; 清水, 尚彦; 孕石, 裕昭
• 著者名(英): Kazuyuki, Miyasaka; Naohiko, Shimizu; Hiroaki, Haramiishi
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 我々はソフトウェアコンテキストとしてのバッファを持つSCALTアーキテクチャプロセッサを提案する。メモリレイテンシ隠蔽のため提案するバッファへ到着するデータをチェックする命令がある。このレポートは通常のパイプラインプロセッサをベースとしたSCALTプロセッサの設計について述べる。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: We have been proposed a processor architecture SCALT which has a buffer as a software context. For the deviation of the memory latency problem, an instruction which checks existence of the data arrival to the buffer has been proposed. This report describes SCALT processor design which based on a conventional pipeline processor design.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 2000, 号 110(2000-ARC-140), p. 49-54, 発行日 2000-11-29
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会