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アイテム
PARSプログラミングモデルとPARSアーキテクチャの提案
https://ipsj.ixsq.nii.ac.jp/records/23664
https://ipsj.ixsq.nii.ac.jp/records/236644878c9e4-a008-47f2-8b9a-89857de4d0c3
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC00140008.pdf (684.8 kB)
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Copyright (c) 2000 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2000-11-29 | |||||||
| タイトル | ||||||||
| タイトル | PARSプログラミングモデルとPARSアーキテクチャの提案 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | PARS Programming Model and PARS Architecture | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 広島市立大学大学院情報科学研究科 | ||||||||
| 著者所属 | ||||||||
| 広島市立大学大学院情報科学研究科 | ||||||||
| 著者所属 | ||||||||
| 広島市立大学大学院情報科学研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Sciences, Hiroshima City University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Sciences, Hiroshima City University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Sciences, Hiroshima City University | ||||||||
| 著者名 |
谷川, 一哉
× 谷川, 一哉
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| 著者名(英) |
Kazuya, Tanigawa
× Kazuya, Tanigawa
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 本稿では再構成型コンピュータを利用し並列実行を前提とする，PARSプログラミングモデルを提案する．PARSプログラミングモデルでは，アルゴリズムがもつ並列性を損なうことなく，ハードウェアで利用できる．またPARSプログラミングモデルに基づくPARSアーキテクチャの検討を行う．PARSアーキテクチャの検討ではハードウェアの再構成にかかる時間を短縮することに重点をおく．PARSアーキテクチャでは機能を提供する素子をALUを基に設計し，素子間の結線方式に複数の結線で1つの接続情報を共有するBus方式を採用することにより，再構成に必要な情報を減少させ，再構成時間の短縮を目指す． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | A PARS(PARallel Structure) programming model suitable for parallel execution in reconfigurable computers is proposed. By using the model, it will be easer for the parallelism available in the algorithm to be directly exposed to the hardware. We also propose a PARS architecture supporting the PARS programming model. On the study of PARS architecture, our interest was focused on reducing the time of reconfiguration, to change the hardware structure. The PARS architecture reduce configuration data needed for reconfiguration, by applying a function unit organization based on ALU, and by applying bus interconnecting mechanism which share some connection configuration data with several connections, to reduce configuration time and data. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 2000, 号 110(2000-ARC-140), p. 37-42, 発行日 2000-11-29 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
