高基数SRT除算の論理回路実現に基づく回路構成と評価

• Item type: SIG Technical Reports(1)
• 公開日: 2002-02-01
• タイトル: 高基数SRT除算の論理回路実現に基づく回路構成と評価
• タイトル / 言語: en
• タイトル: Hardware Organization and Evaluation of High - Radix SRT Division Based on the Logical Circuit Realization
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 電気通信大学情報工学科
• 著者所属: 電気通信大学情報工学科
• 著者所属: 電気通信大学情報工学科
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, The University of Electro - Communications
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, The University of Electro - Communications
• 著者所属(英): en
• 著者所属(英): Department of Computer Science, The University of Electro - Communications
• 著者名: 葛毅; 阿部, 公輝; 浜田, 穂積
• 著者名(英): Yi, Ge; KÔKi, Abe; Hozumi, Hamada
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: SRT除算の基本的な構成は、商の桁の選択を論理回路で行う「論理回路実現」と表を引く事で行う「テーブル実現」に大きく分かれる。論理回路実現では、基数をr、部分剰余をR、除数をD、各重複領域の境界線をkDとすると、rR-kDの符号をみることで商の桁qを選択する。重複領域が存在するためrR-kDの計算は、誤差を含んだrR-kD(hat)でよい。kは一般的には生成しやすい重複領域の中心線k=q-1/2をとる。本論文で検討する構成では桁上げ伝搬加算器(CPA)のみがrR-kD(hat)の速度を決定する。本論文では、kを中心線以外にとることで、CPAを1ビット減らせることを示す。また、論理回路実現とテーブル実現を比較した結果を示す。同じ基数毎に比較した結果、基数4、8、16で各々、54ビットでは速度が3%、5%、6%速くなり、面積が1%、0%、19%大きくなった。114ビットでは速度が4%、8%、9%速くなり、面積が1%、-3%、11%大きくなった。
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: The hardware organization of the SRT division is categorized into two classes which we call the logical circuit realization and the table realization, where quotient digits are selected by means of logical circuits and a look-up table, respectively. In the logical circuit realization, quotient digits q are selected by examining the sign digit of rR-kD, where r is the radix, R is the partial remainder, D is the divider, and kD is a boundary line dividing the overlap region. Because of the overlap region, rR-kD(hat) containing an error can be used in selection instead of the exact value of rR-kD. In convention the constant k=q-1/2 is employed so that the line kD divides evenly the overlap region for ease of generating the value of k. In the organization of rR-kD(hat) examined in this paper, a carry propagate adder(CPA) determines the delay of the critical path. This paper describes that we can reduce the CPA by one bit by employing other values for k than the conventional one. The results of comparing the logical circuit realization with the table realization are also given. In case of 54 bit divisor based on radices 4, 8, 16, speedups of 3%, 5%, 6% are obtained with 1%, 0%, 19% larger area costs than those of the table realization, respectively. In case of 114 bit divisor based on radices 4, 8, 16, speedups of 4%, 8%, 9% are obtained with 1%, -3%, 11% larger area costs than those of the table realization, respectively.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 2002, 号 9(2001-ARC-146), p. 85-90, 発行日 2002-02-01
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会