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アイテム
バイナリ互換性を持つ粗粒度再構成型アーキテクチャの提案
https://ipsj.ixsq.nii.ac.jp/records/23475
https://ipsj.ixsq.nii.ac.jp/records/23475c127abc8-d743-4794-8e92-8023745d87de
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC02149005.pdf (1.2 MB)
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Copyright (c) 2002 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2002-08-22 | |||||||
| タイトル | ||||||||
| タイトル | バイナリ互換性を持つ粗粒度再構成型アーキテクチャの提案 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | The Coarse Grain Reconfigurable Architecture with Binary Level Compatibility | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 広島市立大学大学院情報科学研究科情報工学専攻 | ||||||||
| 著者所属 | ||||||||
| 広島市立大学大学院情報科学研究科情報工学専攻 | ||||||||
| 著者所属 | ||||||||
| 広島市立大学情報科学部 | ||||||||
| 著者所属 | ||||||||
| 広島市立大学情報科学部 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Sciences, Hiroshima City University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Sciences, Hiroshima City University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Faculty of Information Sciences, Hiroshima City University | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Faculty of Information Sciences, Hiroshima City University | ||||||||
| 著者名 |
長山, 賀与
× 長山, 賀与
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| 著者名(英) |
Kayo, Nagayama
× Kayo, Nagayama
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 我々は再構成型アーキテクチャにおけるソフトウェア資産の構築を目標としてPARS アーキテクチャを提案している．しかし従来のPARS アーキテクチャではソースプログラムレベルでのソフトウェア資産の構築は実現しているが，バイナリプログラムレベルの互換性までは達成されていない．そこで本稿では，ハードウェアの仮想化をハードウェアでサポートすることにより，バイナリ互換性を持つPARS アーキテクチャを提案する．さらにハードウェアの仮想化を効率良く実現するためのレジスタ方式を提案し，その有効性を奇遇変換ソートにより検証した． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | We have proposed a PARS architecture that aims to reuse the software assets on reconfigurable architecture. The proposed PARS architectures can share the software assets written by high-level programming language, but can not share binary programs, because they do not have binary compatibility. In this paper, we propose the novel PARS architecture with the binary level compatibility by hardware virtualization mechanism in the processor. Further, we propose novel register management methods for realization of hardware virtualization efficiently, and verified the feasibility of the proposed methods by using one parallel sorting algorithm. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 2002, 号 81(2002-ARC-149), p. 25-30, 発行日 2002-08-22 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
