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アイテム
制御フローコードを分離するプロセッサアーキテクチャの提案
https://ipsj.ixsq.nii.ac.jp/records/23469
https://ipsj.ixsq.nii.ac.jp/records/234690c3a0368-44d9-48db-a025-ec0a97d80ac1
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC02150019.pdf (566.0 kB)
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Copyright (c) 2002 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2002-11-27 | |||||||
| タイトル | ||||||||
| タイトル | 制御フローコードを分離するプロセッサアーキテクチャの提案 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Processor Architecture to Enhance the Control Flow Code Execution | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 電気通信大学大学院情報システム学研究科／科学技術振興事業団 さきがけ研究21 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学大学院情報システム学研究科／科学技術振興事業団 さきがけ研究21 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学大学院情報システム学研究科 | ||||||||
| 著者所属 | ||||||||
| 電気通信大学大学院情報システム学研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems, The University of Electro - Communications/"Information infrastructure and applications",PRESTO, Japan Science and Technology Corporation(JST) | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems, The University of Electro - Communications/"Information infrastructure and applications",PRESTO, Japan Science and Technology Corporation(JST) | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems, The University of Electro - Communications | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Systems, The University of Electro - Communications | ||||||||
| 著者名 |
吉瀬, 謙二
× 吉瀬, 謙二
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| 著者名(英) |
Kenji, Kise
× Kenji, Kise
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 動作周波数と並列性の向上により年率55％という高いプロセッサの性能向上が数十年に渡って維持されてきた。今後も同様の性能向上を維持するために、10億個を越えるトランジスタという豊富なハードウェア資源を用いて、高い命令レベル並列性を抽出する新しいプロセッサアーキテクチャが必要とされている。本稿では、消費電力の削減と高速化を達成するプロセッサアーキテクチャとして、制御フローコードを分離する新しいプロセッサアーキテクチャを提案する。また、制御フローコードに加えて、アドレス計算のためのコードを分離するアーキテクチャの構想を述べる。これらのアーキテクチャは、命令流を明示的に複数の流れとして扱うという意味からスーパー命令フローアーキテクチャと呼ぶことにする。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | Microprocessor performance has improved at about 55% per year over the past three decades. To maintain historical performance growth rates, future processors with more than one billion transistors must achieve higher levels of instruction-level parallelism. The aim of this study is to develop a novel processor architecture which enhances the control flow code execution. The architecture makes it possible to design low-power and high-performance processors. We name it a super instruction-flow architecture because the architecture processes the multiple instruction-flows efficiently. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 2002, 号 112(2002-ARC-150), p. 101-106, 発行日 2002-11-27 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
