スレッド管理機構を用いたオンチップマルチスレッドのためのキャッシュメモリシステム

• Item type: SIG Technical Reports(1)
• 公開日: 2003-03-10
• タイトル: スレッド管理機構を用いたオンチップマルチスレッドのためのキャッシュメモリシステム
• タイトル / 言語: en
• タイトル: Cache Memory System for On - chip Multi - threaded Processor with a Thread Management Mechanism
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京農工大学工学部情報コミュニケーション工学科
• 著者所属: 東京農工大学工学部情報コミュニケーション工学科
• 著者所属: 東京農工大学工学部情報コミュニケーション工学科
• 著者所属: 東京農工大学工学部情報コミュニケーション工学科
• 著者所属: 東京農工大学工学部情報コミュニケーション工学科
• 著者所属: 東京農工大学工学部情報コミュニケーション工学科
• 著者所属: 東京農工大学工学部情報コミュニケーション工学科
• 著者所属(英): en
• 著者所属(英): Department of Computer, Information and Communication Sciences, Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): Department of Computer, Information and Communication Sciences, Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): Department of Computer, Information and Communication Sciences, Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): Department of Computer, Information and Communication Sciences, Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): Department of Computer, Information and Communication Sciences, Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): Department of Computer, Information and Communication Sciences, Tokyo University of Agriculture and Technology
• 著者所属(英): en
• 著者所属(英): Department of Computer, Information and Communication Sciences, Tokyo University of Agriculture and Technology
• 著者名: 大和, 仁典; 河原, 章二; 加藤義人; 笹田, 耕一; 佐藤未来子; 並木, 美太郎; 中條拓伯
• 著者名(英): Masanori, Yamato; Shoji, Kawahara; Norito, Kato; Koichi, Sasada; Mikiko, Sato; Mitaro, Namiki; Hironori, Nakajo
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 現在，命令レベル並列性(ILP)に加えスレッドレベル並列性(TLP)に着目したチップマルチプロセッサ(CMP)や SMT (Simultaneous Multithreading) などのオンチップマルチスレッドアーキテクチャが注目されている．しかし，複数のスレッドが同時に実行されていることから，複数のスレッド間でキャッシュエントリの競合を起こし，キャッシュ効率が低下することが問題となる．本論文ではSMTを対象とし，アーキテクチャとOSで管理する論理スレッド番号(LTN)を利用してスレッド間のキャッシュエントリの競合を抑制したキャッシュ方式であるLTNリプレース方式を提案し，プロセッサシミュレータMUTHASIを用いて行列演算による評価を行ったところ，データ領域が大きいほどLRUによってリプレースを行う方式より性能向上が大きいことが分かった．また，LTNリプレース方式を実現するためのハードウェアリソースの追加は少ないため，チップ面積の増加を最小限に押えながらヒット率の向上を見込める．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Currently, multi-threaded architectures such as chip multi-processor and SMT (Simultaneous Multithreading), which exploit TLP in addition to ILP, are in a hot topic. In such architecture, however, simultaneously executed threads cause conflicts in cache entries among threads, thus it may degrade efficiency of cache. In this paper, we propose an LTN based replacement strategy that utilizes thread number: Logical Thread Number (LTN) managed by OS in order to control a thread to be replaced in cache entry. We have evaluated our proposed strategy by simulator MUTHASI. The evaluation shows that the larger data size increases the more speed up is gained by LTN replacement strategy against LRU. Since it is not necessary to add so much hardware resources for the LTN replacement strategy, it is expected that the LTN replacement strategy brings high hit ratio without expansion of chip area.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 2003, 号 27(2002-ARC-152), p. 1-6, 発行日 2003-03-10
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会