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アイテム
並列事前実行における再利用表管理機構の改良
https://ipsj.ixsq.nii.ac.jp/records/23184
https://ipsj.ixsq.nii.ac.jp/records/23184e042438a-78fc-430b-bd31-c894ff5944ee
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2005 by the Information Processing Society of Japan
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オープンアクセス |
Item type | SIG Technical Reports(1) | |||||||
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公開日 | 2005-08-03 | |||||||
タイトル | ||||||||
タイトル | 並列事前実行における再利用表管理機構の改良 | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | An Improvement of Reuse Buffer Management for Parallel Early Computation | |||||||
言語 | ||||||||
言語 | jpn | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
資源タイプ | technical report | |||||||
著者所属 | ||||||||
豊橋技術科学大学 | ||||||||
著者所属 | ||||||||
豊橋技術科学大学 | ||||||||
著者所属 | ||||||||
豊橋技術科学大学 | ||||||||
著者所属 | ||||||||
京都大学 科学技術振興機構さきがけ研究21 | ||||||||
著者所属 | ||||||||
豊橋技術科学大学 | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Toyohashi University of Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Toyohashi University of Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Toyohashi University of Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
kyoto University, PRESTO, JST | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Toyohashi University of Technology; | ||||||||
著者名 |
池内, 康樹
× 池内, 康樹
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著者名(英) |
Yasuki, IKEUCHI
× Yasuki, IKEUCHI
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 我々は、再利用に並列事前実行を組み合わせた、非対称な投機的マルチスレッディング機構を提案している。この並列事前実行の問題として、実行結果を保存する再利用表に大容量CAMが必要であり、実装が困難であることや検索オーバヘッドが大きいことが挙げられる。そのため、再利用表をより有効に活用することで、再利用表の必要容量を削減することが望まれる。本稿では、再利用表の追い出し規則を改良して有効なエントリの残存率を高くすることで、必要CAM容量を削減する手法を提案する。具体的には、命令区間毎の削減サイクル数を求め、削減サイクル数の大きいものの追い出しを抑止する手法を考案した。SPEC95のperlを用いた評価では、128KBのCAMを用いた場合のサイクル削減率が13%から23%に向上し、従来法での512KBのCAMと同等の結果が得られた。 | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | We have proposed a new speculative multi-threading architecture named parallel early computation combined with reuse mechanism. In our carlier proposals, the architecture requires a large reuse buffer implemented by a large ternary CAM for high reuse ratio. The large capacity, however, makes it hard not only to achieve a short seek latency but also to mount the CAM onto a microprocessor chip. Therefore, it is necessary to reduce required CAM size with more effective management algorithm. This paper proposes a new management algorithm to keep useful CAM lines from replacement by dynamically evaluating the cycle reduction rate of the segment of instructions associated to the CAM lines. Our evaluation exhibits that the new algorithm improves the cycle reduction ratio of perl/SPEC95 from 13% to 23% with 128KB CAM. This performance is better than that with 512KB CAM managed by a simple LRU algorithm. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AN10096105 | |||||||
書誌情報 |
情報処理学会研究報告計算機アーキテクチャ(ARC) 巻 2005, 号 80(2005-ARC-164), p. 13-18, 発行日 2005-08-03 |
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Notice | ||||||||
SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |