WEKO3
アイテム
ＣＭＰアーキテクチャを導入したマルチメディア処理向けＶＬＩＷプロセッサ
https://ipsj.ixsq.nii.ac.jp/records/23110
https://ipsj.ixsq.nii.ac.jp/records/23110e91d46f0-b594-4d7d-b275-685569f7bea1
| 名前 / ファイル | ライセンス | アクション |
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IPSJ-ARC06168016.pdf (640.7 kB)
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Copyright (c) 2006 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2006-06-09 | |||||||
| タイトル | ||||||||
| タイトル | ＣＭＰアーキテクチャを導入したマルチメディア処理向けＶＬＩＷプロセッサ | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | A VLIW Single-Chip Multi-Processor for Multimedia processing | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 富士通研究所 | ||||||||
| 著者所属 | ||||||||
| 富士通研究所 | ||||||||
| 著者所属 | ||||||||
| 富士通研究所 | ||||||||
| 著者所属 | ||||||||
| 富士通研究所 | ||||||||
| 著者所属 | ||||||||
| 富士通研究所 | ||||||||
| 著者所属 | ||||||||
| 富士通研究所 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Fujitsu Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Fujitsu Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Fujitsu Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Fujitsu Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Fujitsu Laboratories | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Fujitsu Laboratories | ||||||||
| 著者名 |
都市, 雅彦
× 都市, 雅彦
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| 著者名(英) |
Masahiko, TOICHI
× Masahiko, TOICHI
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | ＣＭＰアーキテクチャ向けに，粗粒度データ並列性に注目したMPEG2ソフトウェアデコーダを開発した．このデコーダは，実行するプロセッサコア数が増減しても，プロセッサコアへの処理割付けなど一部のコード修正のみでそのまま再利用でき，プロセッサコア数に対しスケーラピリティのあるものとなっている．我々の開発したＣＭＰアーキテクチャを採用した４コアプロセッサFR1000にソフトウェアデコーダを搭載したところ，１コア使用時と比較して約3.2倍の性能向上が得られ，１コアで目標性能を実現するよりも消費電力を削減できる結果が得られた． | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | We have developed a scalable MPEG2 software decoder for CMP architecture, it is optimized for course grain level data parallelism. The decoder has scalability for processor numbers, because it can work on processors of various numbers without redesign. We implemented the decoder on a single-chip multi-core processor FR1000 that integrates four 8-way VLIW FR-V processor cores. As a result, the decoder with 4 processors shows 3.2 times higher performance than that with 1 processor, and reduces power consumption less than 1 processor. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 2006, 号 62(2006-ARC-168), p. 83-88, 発行日 2006-06-09 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
