ＡＲＭアーキテクチャ向け命令分解型スーパスカラ

• Item type: SIG Technical Reports(1)
• 公開日: 2006-06-09
• タイトル: ＡＲＭアーキテクチャ向け命令分解型スーパスカラ
• タイトル / 言語: en
• タイトル: A Superscalar Employing Instruction Decomposition for ARM Architecture
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 奈良先端科学技術大学院大学情報科学研究科
• 著者所属(英): en
• 著者所属(英): Nara Institute of Science and Technology
• 著者名: 中島, 康彦
• 著者名(英): Yasuhiko, NAKASHIMA
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 組み込み用途プロセッサの業界標準であるＡＲＭアーキテクチャは，マルチプルロード／ストアなどの複合命令を備えたＣＩＳＣ型命令セットを採用しており，そのままスーパスカラ化することが難しい．本研究では，ＡＲＭ命令セットをⅢＳｃ型内部命令セットに変換してスーパスカラ実行する際に生じる問題点と解決策を示す．また，パイプラインシミュレータによる性能評価の結果を報告する
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: ARM architecture is one of de facto standard embedded processors and employs CISC-type instruction set that includes complex multiple load/store and so on. In general, it is difficult to execute CISC-type instructions in parallel with superscalar technique. This report shows the problems and the solutions for superscalar techniques that decompose ARM instructions into some RISC-type internal instructions. Finally, by evaluating the model with a pipeline simulator, the performance and the analysis are disclosed.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 2006, 号 62(2006-ARC-168), p. 77-82, 発行日 2006-06-09
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会