時間軸分割並列マイクロプロセッサシミュレータの高速化手法

• Item type: SIG Technical Reports(1)
• 公開日: 2006-07-31
• タイトル: 時間軸分割並列マイクロプロセッサシミュレータの高速化手法
• タイトル / 言語: en
• タイトル: A Speedup Technique with Time-Division Parallel Microprocessor Simulator
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 豊橋技術科学大学
• 著者所属: 豊橋技術科学大学
• 著者所属: 名古屋工業大学
• 著者所属: 京都大学
• 著者所属(英): en
• 著者所属(英): Toyohashi University of Technology
• 著者所属(英): en
• 著者所属(英): Toyohashi University of Technology
• 著者所属(英): en
• 著者所属(英): Presently with Nagoya Institute of Technology
• 著者所属(英): en
• 著者所属(英): Presently with Kyoto University
• 著者名: 矢野, 聖宗; 中田, 尚; 津邑公暁; 中島, 浩
• 著者名(英): Masahiro, YANO; Takashi, NAKADA; Tomoaki, TSUMURA; Hiroshi, NAKASHIMA
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 集積回路技術の進歩に伴い，マイクロプロセッサの構造は高度化・複雑化している．高度なマイクロプロセッサの性能検証にはクロックレベルでのシミュレーションが不可欠であるが，現存するシミュレータは一般に低速であり，研究開発の大きな障害となっている．そこで我々は，シミュレーション過程を時間軸方向に分割，並列化することによるマイクロプロセッサのクロックレベルシミュレーションの高速化手法を提案している．並列シミュレーションは，分割点でのマシン状態を一致させること，もしくは分割された区間のシミュレーションの正当性をシミュレーション履歴によって検証することにより，精度を落とすことなく高速化を行う．しかし，正しいシミュレーションが実行されなかった場合には，シミュレーションやり直しのペナルティが発生する．本論文では，分岐予測ミス時のキャッシュ・TLBアクセスを論理シミュレーション実行時に部分的にシミュレートすることで，分割区間失敗回数を減らし，やり直しのペナルティを抑える方法を提案した．SPECfp95を用いて評価した結果，16ノード56分割の条件の下，従来方式と比べて最大30%の実行時間の減少を達成することができた．また，従来最高4.86倍であった高速化率を6.16倍にまで引き上げることができた．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Microprocessor simulation is indispensable to design hardware systems. To estimate performance of highly sophisticated microprocessors, cycle accurate (or clock level) simulation is essential. However, existing simulators of out-of-order processors cost thousands times as long execution time as their targeting actual processors. The ultimate goal of our research is to develop a fast and accurate parallel simulator which is capable of microarchitectural modeling and system level simulation. We proposed a time-division parallel simulator in which each time interval is simulated in parallel with an approximated machine state at the beginning of the interval. The contribution of this paper is to improve the accuracy of the approximation of caches and TLB by partially simulating instruction sequences led by branch mispreditions. This technique reduces the number of failures in interval simulations, which is caused by incorrect state approximation and degrades performance due to the reexecution of the failed interval, up to 30% for SPECfp95 benchmarks simulated on a 16-node PC cluster. This improvement also achieved up to 6.16-fold speed-up that was 4.86-fold without the proposing technique.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 2006, 号 88(2006-ARC-169), p. 139-144, 発行日 2006-07-31
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会