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デュアルコアプロセッサにおける最悪性能の確率的予測手法の提案
https://ipsj.ixsq.nii.ac.jp/records/23036
https://ipsj.ixsq.nii.ac.jp/records/2303626ab8847-ca45-4f3f-8e63-6f6cbe171055
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC07171012.pdf (522.7 kB)
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Copyright (c) 2007 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | SIG Technical Reports(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 2007-01-23 | |||||||
| タイトル | ||||||||
| タイトル | デュアルコアプロセッサにおける最悪性能の確率的予測手法の提案 | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | Probabilistic prediction of WCET on Dual-Core Processors | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||
| 資源タイプ | technical report | |||||||
| 著者所属 | ||||||||
| 名古屋大学 大学院情報科学研究科 | ||||||||
| 著者所属 | ||||||||
| 名古屋大学 大学院情報科学研究科 | ||||||||
| 著者所属 | ||||||||
| 名古屋大学 大学院情報科学研究科 | ||||||||
| 著者所属 | ||||||||
| 名古屋大学 大学院情報科学研究科 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science, Nagoya Univ. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science, Nagoya Univ. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science, Nagoya Univ. | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Graduate School of Information Science, Nagoya Univ. | ||||||||
| 著者名 |
斉藤, 一樹
× 斉藤, 一樹
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| 著者名(英) |
Kazuki, SAITOH
× Kazuki, SAITOH
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 近年、性能や低消費電力化の要求から、カーエレクトロニクスのようなハードリアルタイムシステムへのマルチコアプロセッサの利用が検討されている。ハードリアルタイムシステムの設計では、最悪実行時間を見積ることが重要であり、その方法として、静的解析に基づく手法が幾つか提案されている。しかし、その結果は過剰に悲観的であり、実際の設計に用いることは困難である。そのため、現実に適用可能な最悪実行時間を求めるために、確率的ハードリアルタイムという概念が提案されている。本論文では、この確率的ハードリアルタイムの概念をもちいて、マルチコアプロセッサ特有の実行時間の変動要因であるスピンロック待ち時間を予測する手法を提案し、実験によって提案手法の有用性の評価を行う。 | |||||||
| 論文抄録(英) | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | In recent year, the use of the Multi-Core processor from the demand of the performance and energy-saving to a Hard Real-Time system like the car electronics is examined. In the design of a Hard Real-Time system, it is important to estimate the Worst Case Execution Time(WCET), and is proposed some the techniques based on a static analysis as the method. However, it is difficult to use the result to design actually because it is excessively pessimistic. Therefore, to estimate the WCET that can be actually applied, the concept of Probabilistic Hard Real-Time is proposed. In this paper, it proposes the technique for predicting the spin-lock waiting time that is the change factor of a peculiar execution time to the Multi-Core processor by using this Probabilistic Hard Real-Time concept, and evaluated the utility of the proposal technique by the experiment. | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN10096105 | |||||||
| 書誌情報 |
情報処理学会研究報告計算機アーキテクチャ（ARC） 巻 2007, 号 4(2007-ARC-171), p. 63-68, 発行日 2007-01-23 |
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| Notice | ||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||
| 出版者 | ||||||||
| 言語 | ja | |||||||
| 出版者 | 情報処理学会 | |||||||
