物理レジスタ2段階解放による命令先行実行方式の低消費電力化

• Item type: SIG Technical Reports(1)
• 公開日: 2007-08-02
• タイトル: 物理レジスタ2段階解放による命令先行実行方式の低消費電力化
• タイトル / 言語: en
• タイトル: A Low-Power Design of Instruction Pre-Execution Mechanism with Two-Step Physical Register Deallocation
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 名古屋大学大学院工学研究科
• 著者所属: 名古屋大学大学院工学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Nagoya University
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Nagoya University
• 著者名: 兵藤一永; 安藤, 秀樹
• 著者名(英): Kazunaga, Hyodo; Hideki, Ando
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 近年のプロセッサはクロック速度とメモリ・アクセス速度の乖離が非常に大きく，性能に深刻な低下をもたらしている．データ・プリフェッチは，これを緩和する有効な手法である．我々はこれまで物理レジスタの2段階解放による命令の先行実行によるプリフェッチ手法を提案し，その有効性を示した．しかし，消費電力には注意が払われておらず，性能向上をもたらさない命令も先行実行され，電力効率に問題があった．そこで本論文では，この無駄な消費電力を削除する方式を提案する．まず，頻繁に L2 キャッシュ・ミスするロードを動的に見つけ，これが直接もしくは間接的に依存している命令を抽出する．そして，これらのみを先行実行する．SPECfp2000ベンチマークを用いて評価した結果，平均10%の性能向上率の低下で 72% 実行先行命令数削減可能であることを確認した．物理レジスタ2段階解放を組み込まないモデルに対し，平均11%の実行命令数の増加で80%の性能向上を達成している．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Recently the different between the clock speed of a processor and the memory access speed is large, and this adversely affects the performance seriously.Data prefetching is an effective scheme that alleviates this degradation. We previously proposed a prefetch scheme through instruction pre-execution with two-step physical register deallocation, and demonstrated the effectiveness.However, the scheme does not consider power consumption, and actually the scheme is inefficient in power consumption because instructions that do not contribute to the performance improvement are pre-executed.This paper proposes a scheme that reduces the wasted power. Our scheme dynamically finds a load that often occurs L2 cache misses, and marks the instructions that depend on the load directly or indirectly.Only marked instructions are then pre-executed. Our evaluation results using SPECfp2000 benchmark show that our scheme reduces the pre-executed instruction count by 72% with 10% performance degradation, compared with the original scheme.As a result, the speedup of 80% over a processor without pre-execution is achieved with the dynamic instruction count increase of 11%.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 2007, 号 79(2007-ARC-174), p. 169-174, 発行日 2007-08-02
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会