逆Dualflowアーキテクチャ

• Item type: SIG Technical Reports(1)
• 公開日: 2007-08-01
• タイトル: 逆Dualflowアーキテクチャ
• タイトル / 言語: en
• タイトル: Anti-Dualflow Architecture
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京大学大学院情報理工学系研究科
• 著者所属: 科学技術振興機構
• 著者所属: 東京大学大学院情報理工学系研究科
• 著者所属: 東京大学大学院情報理工学系研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science and Technology, The University of Tokyo
• 著者所属(英): en
• 著者所属(英): Japan Science and Technology Agency
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science and Technology, The University of Tokyo
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science and Technology, The University of Tokyo
• 著者名: 一林宏憲; 入江, 英嗣; 五島, 正裕; 坂井, 修一
• 著者名(英): Hironori, Ichibayashi; Hidetsugu, Irie; Masahiro, Goshima; Shuichi, Sakai
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: Out-of-order スーパースカラ・プロセッサにおいて，レジスタ・リネーミングは命令間の偽の依存を解消するために行われる．しかし，レジスタ・リネーミングに用いるRAMであるRMT (Register Map Table) は，ポート数が非常に多く遅延が大きい．また，アクセス頻度が高く消費電力も大きい．このため，レジスタ・リネーミング は高価な処理である．本研究では，レジスタ・リネーミングを省略する手法として逆dualflowアーキテクチャを提案する．逆dualflowアーキテクチャでは，命令のオペランドをオペランドのプロデューサへの変位に動的に変換してトレース・キャッシュに保存することにより，レジスタ・リネーミング を省略する．その代わり，トレース・キャッシュ・ミス率が増加しIPCが低下してしまうが，トレース・キャッシュの構成を工夫することにより現時点で 2.6%のIPC低下にとどめている．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: In out-of-order superscalar processor, register renaming is employed in order to eliminate false dependence. RMT (Register Map Table), the RAM used in register renaming, is, however, heavily multi-ported and thus suffers from high latency. Additionally it is accessed so frequently that it consumes much energy. So, register renaming is very costly. In this paper, we propose a method to eliminate register renaming --- anti-dualflow architecture. In anti-dualflow architecture, each operand of an instruction is dynamically converted to the displacement to the producer of the operand, and converted instructions are stored in trace cache and reused. The cost is increase in trace cache miss rate, but some improvement on trace cache structure keeps IPC decrease as low as 2.6%.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 2007, 号 79(2007-ARC-174), p. 1-6, 発行日 2007-08-01
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会