パイプラインプロセッサ上でのMIN‐TAGE予測器の性能評価

• Item type: SIG Technical Reports(1)
• 公開日: 2008-03-05
• タイトル: パイプラインプロセッサ上でのMIN‐TAGE予測器の性能評価
• タイトル / 言語: en
• タイトル: Performance evaluation of MIN-TAGE branch predictor on processor
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 奈良先端科学技術大学院大学
• 著者所属: 奈良先端科学技術大学院大学
• 著者所属: 奈良先端科学技術大学院大学
• 著者所属(英): en
• 著者所属(英): Nara Institute of Science and Technology
• 著者所属(英): en
• 著者所属(英): Nara Institute of Science and Technology
• 著者所属(英): en
• 著者所属(英): Nara Institute of Science and Technology
• 著者名: 牟田口公洋; 中田, 尚; 中島, 康彦
• 著者名(英): Masahiro, Mutaguchi; Takashi, Nakada; Yasuhiko, Nakashima
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: プロセッサの性能を向上させるため，これまでにさまざまな分岐予測器が提案されてきた．近年はプロセッサのマルチコア化が一般的になっており，小規模で電力効率の高い設計が要求されているが，従来の分岐予測器はこの要求に適合しなくなってきている．そこで小規模・省電力で予測回路の遅延が小さいMINとTAGE予測器が提案され，容量16KBでミス率0.45％を下回る高い予測精度を示した．しかし，その評価はトレースレベルのシミュレータ上で実行されており，実際のプロセッサ上に実装した場合とでは予測テーブルやレジスタ等の更新のタイミングが異なってくると考えられる．本稿ではMin‐TAGE予測器をパイプラインプロセッサ上に実装し，ベンチマークプログラムで性能を計測することによってどのように挙動が変化するのかについて調べた．その結果パイプラインプロセッサ上に実装すると，MIN-TAGE予測器のインデックスや予測テーブルを更新するタイミングの違いによって，トレースレベルのシミュレータによる結果よりも平均で約0.4％ミス率が上昇し，性能が低下することが分かった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: To improve the performance of processors, various branch predictors have been proposed. Small scale and power-efficient processors are recently required because multi-core processors have been popular. When these condition, MIN-TAGE branch predictor that suits complexity-effective implementation and feasible prediction latency has been proposed. The predictor is said to be able to reduce prediction latency in contrast to the conventional branch predictors and save hardware costs. It is also said the accuracy is high. However, the evaluation of MIN TAGE predictor has been done based on a trace level simulator. When it is implemented on a real processor, there are differences in timing of updating register and prediction table. This paper shows the detailed implementation of MIN-TAGE predictor on a real processor and its performance using clock accurate simulator. The differences in timing of updating register and predictor table result in performance degradation by an average 0.4 percent as compared to the result of a trace level simulator.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 2008, 号 19(2008-ARC-177), p. 37-42, 発行日 2008-03-05
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会