予測機構を持った低遅延オンチップルータアーキテクチャ

• Item type: SIG Technical Reports(1)
• 公開日: 2008-05-06
• タイトル: 予測機構を持った低遅延オンチップルータアーキテクチャ
• タイトル / 言語: en
• タイトル: A Low-Latency On-Chip Router Architecture with Prediction Mechanism
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 慶應義塾大学大学院理工学研究科
• 著者所属: 国立情報学研究所
• 著者所属: 慶應義塾大学大学院理工学研究科
• 著者所属: 電気通信大学大学院情報システム学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Science and Technology, Keio University
• 著者所属(英): en
• 著者所属(英): National Institute of Informatics
• 著者所属(英): en
• 著者所属(英): Graduate School of Science and Technology, Keio University
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Systems, The University of Electro-Communications
• 著者名: 松谷, 宏紀; 鯉渕, 道紘; 天野, 英晴; 吉永, 努
• 著者名(英): Hiroki, Matsutani; Michihiro, Koibuchi; Hideharu, Amano; Tsutomu, Yoshinaga
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: Network-on-Chip（NoC）において，コア間の通信遅延はアプリケーションの性能を左右する重要な要素である．ルータがパケットを転送するために要するサイクル数を減らすため，我々は予測機構を用いた低遅延ルータを提案してきた．本ルータでは，次に転送する出力チャネルを予測し，パケットの到着前に予めアービトレーションを完了させておく．この投機処理により各ルータにおける経路計算およびアービトレーションステージを省略し，低遅延な通信を実現する．本論文では，予測機構を持ったルータのデータパス構造，バッファ管理機構，アービタ，予測失敗時のリカバリ機構について検討する．これらの機能を持った予測ルータを NoC 向けに設計し，面積，フリット転送エネルギー，通信遅延について評価した結果，予測ルータは通常のルータと比べて，面積と転送エネルギーがそれぞれ 23.4％と 10.0％増加したが，64～256 コアのネットワークにおいて通信遅延が 14.2～23.7％減少した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: The communication latency between multi cores is one of the crucial factors that determine the application performance on Network-on-Chips (NoCs). In order to reduce the number of cycles required to forward packets on routers, we have proposed a low-latency router architecture that predicts an output channel being used by the next packet transfer and speculatively performs the switch arbitration. This predictable router achieves the low-latency communications, since packets can be transferred without the routing computation and arbitration stages if the prediction succeeds. In this paper, we developed architecture of the prediction router in terms of the datapath structure, buffer management, arbitration strategy, and recovery mechanism for miss predictions. We designed the prediction router for NoCs and evaluated it in terms of area, energy efficiency, and communication latency. The evaluation results showed that the area and energy were increases by 23.4％ and 10.0％ respectively, but the communication latency was reduced by 14.2-23.7％ for the 64- and 256-core networks.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 情報処理学会研究報告計算機アーキテクチャ（ARC）; 巻 2008, 号 39(2008-ARC-178), p. 99-104, 発行日 2008-05-06
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会