RTOS利用システムのフルハードウェア化におけるサービス要求の到着順待ち解除

• Item type: Symposium(1)
• 公開日: 2022-08-24
• タイトル: RTOS利用システムのフルハードウェア化におけるサービス要求の到着順待ち解除
• タイトル / 言語: en
• タイトル: Arrival Order Release of Wait of Service Requests in Full Hardware Implementation of RTOS-Based Systems
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: ハードウェア設計
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_5794
• 資源タイプ: conference paper
• 著者所属: 関西学院大学大学院理工学研究科
• 著者所属: 関西学院大学工学部
• 著者所属(英): en
• 著者所属(英): Graduate School of Science and Technology, Kwansei Gakuin Univ.
• 著者所属(英): en
• 著者所属(英): School of Engineering, Kwansei Gakuin Univ.
• 著者名: 中原, 正樹; 石浦, 菜岐佐
• 著者名(英): Masaki, Nakahara; Nagisa, Ishiura
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では，RTOS を用いたシステムのフルハードウェア実装において，タスクのサービス待ちを到着順に解除する手法を提案する．リアルタイムシステムの応答性能を向上させる手法として，タスク/ハンドラおよび RTOS の機能を全てハードウェア化する手法が提案されている．六車・安堂らのアーキテクチャでは，タスク間の同期・通信を複数のタスクが待っている場合，その待ちの解除 (サービスの獲得) はタスクの優先度の順に行われているが，RTOS やサービスによっては到着順の待ち解除が仕様になっている場合がある．本稿では，待ち解除の順序を同期・通信サービスのインスタンス毎に優先度順・到着順のいずれかに切り替えられる方法を提案する．到着順の待ち解除を実現するために，待ち解除の処理を他のサービス要求よりも先に実行するようにするとともに，到着順を記録するハードウェアを実装する．本手法に基づく管理ハードウェアを Verilog HDL で設計し，Xilinx Vivado 2020.2 を用いて FPGA (Xilinx Artix-7) をターゲットに論理合成した結果，従来に比べて LUT 数が 4.8%，FF 数が5.4%，クリティカルパス遅延が 23.3% の増加で待ち解除順の切り替えを実現することができた．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This article proposes a method for releasing tasks' waiting in the arrival order in full hardware implementation of RTOS-based systems. A method for implementing both tasks/handlers and RTOS functions as hardware has been proposed as a measure to improve response performance of real time systems. Though tasks' waiting for RTOS services is released only in the order of the task priorities in the architecture proposed by Muguruma and Ando, some RTOS assumes release of waiting in the order of their arrival. This paper proposes a mechanism to realize both priority order release and arrival order release of tasks' waiting for services. For this purpose, the release of waiting requests is processed prior to the other requests, and a hardware module to record the arrival order of requests is implemented. Based on the proposed method, a management hardware that provides the functions of TOPPERS/ASP3 has been designed in Verilog HDL, which is synthesized using Xilinx Vivado (2020.2) targeting FPGA (Xilinx Artix-7). The new feature has been successfully implemented, at the cost of 4.8% and 5.4% increase in LUT count and FF count, respectively, and 23.4% increase in critical path delay.
• 書誌情報: DAシンポジウム2022論文集; 巻 2022, p. 89-95, 発行日 2022-08-24
• 出版者 / 言語: ja
• 出版者: 情報処理学会