WEKO3
アイテム
SDフラッシュメモリの製造技術を用いた積層型論理回路設計法
https://ipsj.ixsq.nii.ac.jp/records/202671
https://ipsj.ixsq.nii.ac.jp/records/202671ab622e26-4caf-4a3c-b9c1-26bce5d6e9bc
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-ARC20239041.pdf (1.5 MB)
|
Copyright (c) 2020 by the Institute of Electronics, Information and Communication Engineers This SIG report is only available to those in membership of the SIG.
|
|
| ARC:会員：¥0, DLIB:会員：¥0 | ||
| Item type | SIG Technical Reports(1) | |||||||||
|---|---|---|---|---|---|---|---|---|---|---|
| 公開日 | 2020-01-15 | |||||||||
| タイトル | ||||||||||
| タイトル | SDフラッシュメモリの製造技術を用いた積層型論理回路設計法 | |||||||||
| タイトル | ||||||||||
| 言語 | en | |||||||||
| タイトル | Study of stacked type logic LSI with fabrication technology of 3D flash memory. | |||||||||
| 言語 | ||||||||||
| 言語 | jpn | |||||||||
| キーワード | ||||||||||
| 主題Scheme | Other | |||||||||
| 主題 | 再構成回路 | |||||||||
| 資源タイプ | ||||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_18gh | |||||||||
| 資源タイプ | technical report | |||||||||
| 著者所属 | ||||||||||
| 湘南工科大学情報工学科 | ||||||||||
| 著者所属 | ||||||||||
| 湘南工科大学情報工学科 | ||||||||||
| 著者所属(英) | ||||||||||
| en | ||||||||||
| Department of Information Science, Shonan Institute of Technology | ||||||||||
| 著者所属(英) | ||||||||||
| en | ||||||||||
| Department of Information Science, Shonan Institute of Technology | ||||||||||
| 著者名 |
鈴木, 章矢
× 鈴木, 章矢
× 渡辺, 重佳
|
|||||||||
| 著者名(英) |
Fumiya, Suzuki
× Fumiya, Suzuki
× Shigeyoshi, Watanabe
|
|||||||||
| 論文抄録 | ||||||||||
| 内容記述タイプ | Other | |||||||||
| 内容記述 | 3D-NAND フラッシュメモリの製造技術に適した二種類の新たな高速積層論理回路 (多数の GND 用N+ を用いた方式，低抵抗ポリシリコンによる縦方向接続方式) を提案した．製造コストを比較し，低抵抗ポリシリコンによる縦方向接続方式では，64 層の場合約 34％ コストが削減できることがわかった．下方に使用しないトランジスタを集める新たな設計法を用いることにより，余分なトランジスタが省かれて，遅延時間が 30～50％減少できる． | |||||||||
| 論文抄録(英) | ||||||||||
| 内容記述タイプ | Other | |||||||||
| 内容記述 | Novel high-speed and low-power stacked type logic circuit with fabrication technology of 3D NAND flash memory has been newly proposed. 2 types of schemes, with some horizontal N＋ GND and with vertical poly silicon line, have been described. Fabrication cost of later scheme is by 34% smaller than that of former scheme. Furthermore, with new design scheme 25-50% of delay time and 15-35% of power consumption reduction can be realized compared with that of conventional one. |
|||||||||
| 書誌レコードID | ||||||||||
| 収録物識別子タイプ | NCID | |||||||||
| 収録物識別子 | AN10096105 | |||||||||
| 書誌情報 |
研究報告システム・アーキテクチャ（ARC） 巻 2020-ARC-239, 号 41, p. 1-6, 発行日 2020-01-15 |
|||||||||
| ISSN | ||||||||||
| 収録物識別子タイプ | ISSN | |||||||||
| 収録物識別子 | 2188-8574 | |||||||||
| Notice | ||||||||||
| SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. | ||||||||||
| 出版者 | ||||||||||
| 言語 | ja | |||||||||
| 出版者 | 情報処理学会 | |||||||||
