5段パイプラインのRISC-Vソフトプロセッサの設計と実装

• Item type: SIG Technical Reports(1)
• 公開日: 2020-01-15
• タイトル: 5段パイプラインのRISC-Vソフトプロセッサの設計と実装
• タイトル / 言語: en
• タイトル: Design and implementation of a RISC-V soft processor adopting five-stage pipelining
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: FPGAシステム
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 東京工業大学情報理工学院
• 著者所属: 東京工業大学情報理工学院
• 著者所属: 東京工業大学情報理工学院
• 著者所属: 東京工業大学情報理工学院
• 著者所属(英): en
• 著者所属(英): School of Computing, Tokyo Institute of Technology
• 著者所属(英): en
• 著者所属(英): School of Computing, Tokyo Institute of Technology
• 著者所属(英): en
• 著者所属(英): School of Computing, Tokyo Institute of Technology
• 著者所属(英): en
• 著者所属(英): School of Computing, Tokyo Institute of Technology
• 著者名: 宮崎, 広夢; 金森, 拓斗; MdAshraful, Islam; 吉瀬, 謙二
• 著者名(英): Hiromu, Miyazaki; Takuto, Kanamori; Md, Ashraful Islam; Kenji, Kise
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では，RISC-V の基本命令セットである RV32I をサポートする FPGA 向けに最適化された 5 段パイプラインのRISC-V ソフトプロセッサを提案する．典型的な 5 段パイプラインのプロセッサの構成で性能低下の要因になり得るクリティカルパスを示す．特に分岐予測機構を含む命令フェッチに対して最適化が必要である．この典型的なプロセッサの構成と比較して，提案プロセッサに適用する動作周波数の向上のための有効な最適化手法を提案する．この提案プロセッサを Verilog HDL で実装し，IPC，動作周波数，ハードウェア量とプロセッサ性能を評価する．評価結果より，提案プロセッサが関連研究と比較して，平均で 27.4% の性能向上を達成する．
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告システム・アーキテクチャ（ARC）; 巻 2020-ARC-239, 号 21, p. 1-6, 発行日 2020-01-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8574
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会