オンチップの高分解能周波数発振器を用いた可変周波数動作による実回路のディレイ測定手法

• Item type: Symposium(1)
• 公開日: 2019-08-21
• タイトル: オンチップの高分解能周波数発振器を用いた可変周波数動作による実回路のディレイ測定手法
• タイトル / 言語: en
• タイトル: Real Circuit Delay Measurement Method by Variable Frequency Operation with On-Chip Fine Resolution Oscillator
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 回路設計・評価
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_5794
• 資源タイプ: conference paper
• 著者所属: (株)日立製作所
• 著者所属: (株)日立製作所
• 著者所属(英): en
• 著者所属(英): Hitachi, Ltd.
• 著者所属(英): en
• 著者所属(英): Hitachi, Ltd.
• 著者名: 島村, 光太郎; 池田, 尚弘
• 著者名(英): Kotaro, Shimamura; Naohiro, Ikeda
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 半導体の微細化の進行に伴い，経年速度劣化による回路の遅延時間増大量が拡大し，製造されたチップの信頼性を脅かす要因となっている．経年速度劣化による遅延時間増大量は，回路構成とワークロードに依存することが報告されているが，いずれもシミュレーションに基づくものであり，実回路で現実的なワークロードを実行して劣化による遅延時間の増大量を測定した例は報告されていない．本論文では，実回路の劣化量の回路構成とワークロード依存性を測定可能な精度を実現する実回路のディレイ測定手法を提案する．提案手法では，オンチップの発振器が高分解能の可変周波数クロックを内部回路に供給する．内部回路はクリティカルパスを活性化するテストパターンを実行し，実行結果が不正とならない最大の動作周波数を求める．求めた最大動作周波数からクリティカルパスのディレイを計算する．発振器の出力を逓倍することでクロック周期の分解能を向上し，周波数補正カウンタで発振器の周波数のばらつきを補正する．提案手法を65nm低消費電力プロセスのテストチップに実装して評価した．可変周波数発振器はスタンダードセルのみを使用して構成し，特別な最適化を行うことなく自動配置配線を行った．提案手法の面積オーバヘッドはランダム論理の0.09%となった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: With the progress of semiconductor process miniaturization, delay degradation by aging increases and threatens the reliability of fabricated chips. The amount of delay degradation is known to be circuit and workload dependent, but previous evaluations are based on simulations, and delay degradation measurement of real circuit under realistic workload has not been reported yet. This paper proposes real circuit delay measurement method, which achieves enough accuracy to measure circuit and workload dependent delay degradation. In the proposed method, on-chip oscillator supplies fine resolution variable frequency clock to internal circuit. Internal circuit execute test pattern to activate critical paths at various frequency and determine the maximum frequency at which correct results can be obtained. The maximum frequency corresponds to the delay of the critical paths activated by the test pattern. Clock multiplication improves delay resolution, and calibration counter calibrates the variation of the oscillator. The proposed method has been implemented on a 65nm low power process test chip. Variable frequency oscillator utilizes only standard cells and is designed with automatic layout flow without any timing tuning. The area overhead of the proposed method is 0.09% of the total random logic.
• 書誌情報: DAシンポジウム2019論文集; 巻 2019, p. 3-8, 発行日 2019-08-21
• 出版者 / 言語: ja
• 出版者: 情報処理学会