パイプライン型剰余乗算器を用いたペアリング計算FPGAのサイドチャネルセキュリティ評価

• Item type: SIG Technical Reports(1)
• 公開日: 2019-07-16
• タイトル: パイプライン型剰余乗算器を用いたペアリング計算FPGAのサイドチャネルセキュリティ評価
• タイトル / 言語: en
• タイトル: Side Channel Security of an FPGA Pairing Implementation with Pipelined Modular Multiplier
• 言語: jpn
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 横浜国立大学
• 著者所属: 横浜国立大学
• 著者所属: 横浜国立大学
• 著者所属: 横浜国立大学
• 著者所属(英): en
• 著者所属(英): Yokohama Nathional University
• 著者所属(英): en
• 著者所属(英): Yokohama Nathional University
• 著者所属(英): en
• 著者所属(英): Yokohama Nathional University
• 著者所属(英): en
• 著者所属(英): Yokohama Nathional University
• 著者名: 山﨑, 満文; 坂本, 純一; 奥秋, 陽太; 松本, 勉
• 著者名(英): Mitsufumi, Yamazaki; Junichi, Sakamoto; Yota, Okuaki; Tsutomu, Matsumoto
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 双線形ペアリングは advanced cryptography を実現する際に有用であるため，その高速ハードウェア実装のサイドチヤネルセキュリティ評価が重要な課題となっている．我々は BN 曲線上の Optimal Ate ペアリングをパイプライン型剰余乗算器を用いて計算する最高速 FPGA 実装から抽出した主要部を SAKURA-X ボード上に実装した．我々はこの実装に対してサイドチャネル攻撃実験を行い，オリジナルのペアリング実装のサイドチャネルセキュリティにつき検討した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Since bilinear pairing is useful in realizing advanced cryptography, side channel security evaluation of its high-speed hardware implementation is an important issue. We implemented on the SAKURA-X board the main part extracted from the fastest FPGA implementation that calculates the optimal Ate pairing on a BN curve using a pipelined modular multiplier. We performed side-channel attack experiments on this implementation and discussed side-channel security of the original pairing implementation.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11235941
• 書誌情報: 研究報告コンピュータセキュリティ（CSEC）; 巻 2019-CSEC-86, 号 23, p. 1-6, 発行日 2019-07-16
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8655
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会