| Item type |
SIG Technical Reports(1) |
| 公開日 |
2019-03-10 |
| タイトル |
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タイトル |
PLCの高速化に関する研究(4) -PLC用MPUアーキテクチャと専用コンパイラについて- |
| タイトル |
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言語 |
en |
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タイトル |
A Speed-up Method for PLCs (4)-MPU Architecture for PLCs and Its Compilers- |
| 言語 |
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言語 |
jpn |
| キーワード |
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主題Scheme |
Other |
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主題 |
高速化設計 |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
| 著者所属 |
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明治大学理工学研究科 |
| 著者所属 |
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明治大学理工学研究科 |
| 著者所属 |
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明治大学理工学研究科 |
| 著者所属(英) |
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en |
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Department of Computer Science, Meiji University |
| 著者所属(英) |
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en |
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Department of Computer Science, Meiji University |
| 著者所属(英) |
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en |
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Department of Computer Science, Meiji University |
| 著者名 |
堀口, 雄揮
梶, 夢敏
井口, 幸洋
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| 著者名(英) |
Yuki, Horiguchi
Yumeharu, Kaji
Yukihiro, Iguchi
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| 論文抄録 |
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内容記述タイプ |
Other |
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内容記述 |
高速な PLC (Programmable Logic Controller) を実現するための MPU アーキテクチャとそれらのためのコンパイラを提案する．予め論理演算の計算結果を計算しておき，LUT に格納しておく．論理演算を実行するかわりに表引きをすることで高速化する．LUT を 2 個入れた MPU では同時に 3 命令を 2 並列で実行できる．予備実験の結果から 67% の実行ステップを削減できたことを示す． |
| 論文抄録(英) |
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内容記述タイプ |
Other |
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内容記述 |
We propose a MPU architecture for PLCs (Programmable Logic Controllers) and its complier. The idea of the speed-up method is simple ; (1) we precompute the results of three logic operations, and store them in LUTs, (2) we replace rumtime computation with retrieving a value from memory. The MPU with two LUTs including the results of all three logic operations is proposed. Preliminary experimental results show that the proposed MPU can reduce the number of steps by 67 percents |
| 書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AA11451459 |
| 書誌情報 |
研究報告システムとLSIの設計技術（SLDM）
巻 2019-SLDM-187,
号 46,
p. 1-7,
発行日 2019-03-10
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| ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
2188-8639 |
| Notice |
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SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. |
| 出版者 |
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言語 |
ja |
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出版者 |
情報処理学会 |
IPSJ-SLDM19187046.pdf (480.7 kB)
