スキャンパス合成に利用可能なセグメントのレジスタ転送レベル探索

• Item type: SIG Technical Reports(1)
• 公開日: 2018-11-28
• タイトル: スキャンパス合成に利用可能なセグメントのレジスタ転送レベル探索
• タイトル / 言語: en
• タイトル: Register-Transfer Level Exploration of Segments Utilizable for Scan Path Synthesis
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: テスト生成・テスト容易化設計
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 広島市立大学大学院情報科学研究科
• 著者所属: 広島市立大学大学院情報科学研究科
• 著者所属: 広島市立大学大学院情報科学研究科
• 著者所属: 広島市立大学大学院情報科学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Sciences, Hiroshima City University
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Sciences, Hiroshima City University
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Sciences, Hiroshima City University
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Sciences, Hiroshima City University
• 著者名: 湯浅, 将; 岩垣, 剛; 市原, 英行; 井上, 智生
• 著者名(英): Sho, Yuasa; Tsuyoshi, Iwagaki; Hideyuki, Ichihara; Tomoo, Inoue
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: レジスタ転送レベル (RTL) のスキャン設計は，スキャン機能を RTL で記述することで，通常論理とスキャン論理が論理合成中に合わせて最適化されることを狙うものである．しかし，スキャン機能の記述方法には自由度があり，所望のスキャンパス （面積 ／ 遅延の観点で最適化されたスキャンパス） を得るためには，論理合成ツールの特性に応じてスキャン機能を記述することが重要である．本研究では，所望のスキャンパスを得るための RTL でのスキャン機能の記述方法について議論する．論理合成ツールが，与えられた RTL 記述を回路構造として解釈し，その構造に基づいて最適化を行う点に着目し，レジスタ間パスの RTL セグメント （マルチプレクサや演算器等の回路要素） 単位でスキャン機能を記述することを考える．これにより，スキャンパスの回路構造が明確になり，論理合成ツールによる最適化が促進される．また，スキャンパス合成に有用な RTL セグメントについても議論し，それに基づくスキャンパス構築アルゴリズムを示す．ベンチマーク回路を用いた実験により提案手法の有効性を評価する．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Register-transfer level (RTL) scan design aims at optimizing both original logic and scan logic together during logic synthesis by adding scan functionality to a given RTL description. However, since the description is not uniquely determined for targeted scan functionality, one should carefully modify the description according to the characteristics of a logic synthesis tool to obtain an intended gate level (GL) implementation in terms of area / delay. In this work, practical RTL descriptions are discussed so as to obtain intended scan paths in terms of area / delay. Generally speaking, a logic synthesis tool first interprets a given RTL description as a circuit structure, then synthesizes its GL implementation according to the interpreted structure. On the basis of this fact, scan functionality is added for each RTL segment (multiplexer, operational unit, etc.) of a register-to-register path, and thereby, the optimization process by the tool is facilitated because the structure of the corresponding scan path is made clear. Utilizable RTL segments are also discussed for scan path synthesis and an algorithm is presented for constructing scan paths that exploit such utilizable RTL segments. The effectiveness of the proposed method is evaluated through experiments with benchmark circuits.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11451459
• 書誌情報: 研究報告システムとLSIの設計技術（SLDM）; 巻 2018-SLDM-185, 号 26, p. 1-6, 発行日 2018-11-28
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8639
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会