金融商品アルゴリズム取引システムのハードウェアアクセラレーション

• Item type: Symposium(1)
• 公開日: 2018-08-23
• タイトル: 金融商品アルゴリズム取引システムのハードウェアアクセラレーション
• タイトル / 言語: en
• タイトル: Hardware Acceleration for Algorithmic Trading of Financial Products
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: FPGA・応用
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_5794
• 資源タイプ: conference paper
• 著者所属: 北陸先端科学技術大学院大学／現在，株式会社Sigma Technology
• 著者所属: 北陸先端科学技術大学院大学
• 著者所属(英): en
• 著者所属(英): JAIST / Presently with Sigma Technology Co., Ltd.
• 著者所属(英): en
• 著者所属(英): JAIST
• 著者名: 小林, 弘幸; 田中, 清史
• 著者名(英): Hiroyuki, Kobayashi; Kiyofumi, Tanaka
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 今日の金融商品の電子取引においては，売買注文の大部分はあらかじめプログラムされた取引アルゴリズムにより自動的に送信されている．売買注文は取引所に到達した順に売り ・ 買い注文のマッチングが行われるため，電子取引に関わるシステムには可能な限り低遅延で通信と演算処理を行うことが要求される．通常の業務アプリケーションのネットワーク処理においては，電気信号による情報の受信時から起算して，情報を解釈 ・ 処理し，処理結果を送信する一連のプロセスにおいて，OS の TCP / IP プロトコルスタック及び通信アプリケーションの多階層を経由するために相応の CPU 時間を必要とし，遅延が発生する最大の要因となっている．そこで本研究では金融市場における低遅延性の要求に応えるために，汎用プロセッサ上のソフトウェア処理に代えて，安価な SoC FPGA 上に専用回路を構成しハードロジックにより処理を行うアクセラレータの試作機を開発した．このアクセラレータを用いることで，FPGA 内で発生するレイテンシを 1 マイクロ秒未満に抑えることができ，サーバ側で計測される遅延値も 80% 程度削減されるという結果が得られた．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Recently, most financial transactions are executed with orders sent automatically from preprogrammed trading algorithms. Since trading venues match and execute buying and selling orders in order of arrival, electronic trading systems are required to communicate and process as quickly as possible. In the case of commercial network application programs, a process starts in receiving packets as a form of electronic signal. It interprets and handles the received information, and sends out the result. These consecutive events take time on CPU, since they run through multiple layers in TCP/IP protocol stack and application programs, which is the biggest factor to cause the delay. Thus, we developed a hardware accelerator prototype on low-priced SoC FPGA in which the dedicated hardwired logic performs fast processing, instead of the software processing on the CPU, to satisfy the requirement of low latency in the financial markets. The evaluation results show that the latency on the FPGA is less than 1.0 micro second, and that around 80% of the total latency, which is observed at the connected server, can be reduced by using this accelerator.
• 書誌情報: 組込みシステムシンポジウム2018論文集; 巻 2018, p. 51-58, 発行日 2018-08-23
• 出版者 / 言語: ja
• 出版者: 情報処理学会