メモリスタ論理による誤り訂正符号回路の設計と評価

• Item type: SIG Technical Reports(1)
• 公開日: 2018-02-28
• タイトル: メモリスタ論理による誤り訂正符号回路の設計と評価
• タイトル / 言語: en
• タイトル: Design of Memoristor-Logic-Based Check Correction Code Circuit
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: セキュリティと信頼性
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 奈良工業高等専門学校専攻科電子情報工学専攻
• 著者所属: 奈良先端科学技術大学院大学情報科学研究科
• 著者所属: 奈良先端科学技術大学院大学情報科学研究科
• 著者所属(英): en
• 著者所属(英): Faculty of Advanced Engineering, National Institute of Technology, Nara College
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science, Nara Institute of Science and Technology
• 著者所属(英): en
• 著者所属(英): Graduate School of Information Science, Nara Institute of Science and Technology
• 著者名: 石坂, 守; 新谷, 道広; 井上, 美智子
• 著者名(英): Mamoru, Ishizaka; Michihiro, Shintani; Michiko, Inoue
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 抵抗変化型メモリ (Resistive RAM，ReRAM) は，高集積，高速，低消費電力の観点から，フラッシュメモリを代替する次世代のメモリ素子として期待されている．一方で，未成熟製造プロセスおよび書き込み制限から長期信頼性に関して課題が指摘されている．既存のメモリ素子は誤り訂正符号 (ECC) 回路を備えることで信頼性を確保してきた．ReRAM の構成要素であるメモリスタ素子は論理回路を構成することもできることから，本稿では，ReRAM に向けたメモリスタ論理に基づく誤り訂正回路を提案する．ところが，ECC 回路の全ブロックをメモリスタで構成すると，メモリスタと同様に書き込み制限によりストレージ全体の寿命が低下してしまう．そこで，ECC 回路のうち書き込み回数が多いブロックのみを既存の CMOS 回路で構成することで，回路面積の増加を抑制しつつ長寿命化を図る．数値実験から，提案回路を用いることで，45 nm プロセス CMOS で設計した ECC 回路と比べて回路面積を 73% 低減しつつ，ECC 回路付加しない場合と比べて書き込み動作 50 万回の長期化が可能となった．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Resistive RAM (ReRAM) is one of the most promising memory technologies due to its property such as high density, low-power, good-scalability, and non-volatility. However, similar to other memory technologies, the memristor, which is the primitive component of the ReRAM, has also limited write endurance. In the conventional memories, error correcting code (ECC) circuit has been applied to improve the reliability. In this paper, a novel ECC circuit implemented by memristors is proposed. Since the lifetime of the memristor is limited due to the write endurance, the one of the ECC circuit is also limited. In the proposed ECC circuit, the block with high frequent write operation is implemented by CMOS logic. Consequently, the area overhead of the ECC circuit can be reduced. Numerical experimental results demonstrate that the proposed ECC circuit successfully enhance the lifetime of the ReRAM storage system with the additional 5 x 10^ write operations while reducing the area overhead impact by 73%.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA12149313
• 書誌情報: 研究報告組込みシステム（EMB）; 巻 2018-EMB-47, 号 44, p. 1-6, 発行日 2018-02-28
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-868X
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会