Responsive Multithreaded Processor の命令実行機構

• Item type: Trans(1)
• 公開日: 2003-08-15
• タイトル: Responsive Multithreaded Processor の命令実行機構
• タイトル / 言語: en
• タイトル: The Instruction Execution Mechanism for Responsive Multithreaded Processor
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: プロセッサアーキテクチャ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 慶應義塾大学
• 著者所属: 慶應義塾大学
• 著者所属(英): en
• 著者所属(英): Keio University
• 著者所属(英): en
• 著者所属(英): Keio University
• 著者名: 伊藤, 務; 山崎, 信行
• 著者名(英): Tsutomu, Itou; Nobuyuki, Yamasaki
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本論文は，分散リアルタイム処理用プロセッサであるResponsive MultiThreaded （RMT）Processorの命令実行機構について述べる．RMT Processorで採用しているRMTアーキテクチャは，細粒度マルチスレッディングに優先度を取り入れ，ハードウェアレベルで優先度を扱うことにより，より細かい時間粒度でリアルタイム処理の制御を可能にしている．一方，ソフトリアルタイム処理では動画等のマルチメディア処理に高い演算性能が要求される．このような要求を満たすためにRMTProcessorの命令実行機構にベクトル演算機構を設計する．RMTアーキテクチャでは，複数スレッドが並列に実行されるため，これらのスレッドが同時にベクトル演算を行う場合がある．そこでベクトル演算に必要な大きさだけベクトルレジスタを確保することによりベクトルレジスタを効率良く共有する．RMTアーキテクチャでは，優先度の低いスレッドは命令の発行率が低下するため，結果としてベクトル演算器の使用率が低下する．そこで，レイテンシの長い複合演算命令を実行することにより，ベクトル演算器の使用効率を改善する．ベクトル演算を用いた場合，ベクトル演算を用いない場合に比べて大幅に演算性能を向上した．また，複数スレッドが並列に実行されていて命令発行率が低下した場合でも，複合演算機構を用いることにより1スレッド単体で実行したときと同等の実行時間を実現した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper describes the instruction execution mechanism for Responsive MultiThreaded （RMT）Processor for distributed real-time processing. The RMT architecture, adopted by RMT Processor is able to control real-time processing with the finer grain by using finegrained multithreading and dealing with priority by hardware. Here, current real-time applications require the high computing performance for soft real-time processing including multimedia processing. In order to achieve this computing performance at the instruction execution mechanism of RMT Processor we design a flexible vector operation mechanism. Since multiple threads are performed in parallel in the RMT architecture, these threads perform vector operation in parallel. By reserving a size required for the executing vector operation, vector registers are shared by multiple threads, efficiently. Moreover, the issue rate of instructions of the low priority threads falls.As a result, the usage rate of the vector operation units falls in the RMT architecture. Then, we improve the usage rate of the vector operation units by executing the compound operations. When the vector operation units are used, compared with the case where vector operation units are not used, the computing performance is improved greatly. Moreover, even when multiple threads are performed in parallel and the instruction issue rate of the low priority threads falls, by using the compound operation mechanism, the performance equivalent of performing with single threads is achieved.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11833852
• 書誌情報: 情報処理学会論文誌コンピューティングシステム（ACS）; 巻 44, 号 SIG11(ACS3), p. 226-235, 発行日 2003-08-15
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7829
• 出版者 / 言語: ja
• 出版者: 情報処理学会