Item type |
SIG Technical Reports(1) |
公開日 |
2018-01-11 |
タイトル |
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タイトル |
3次元DRAM-プロセッサ積層の温度と性能 |
言語 |
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言語 |
jpn |
キーワード |
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主題Scheme |
Other |
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主題 |
システムアーキテクチャ |
資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
著者所属 |
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慶應義塾大学 |
著者所属 |
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慶應義塾大学 |
著者所属 |
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慶應義塾大学 |
著者所属 |
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国立情報学研究所 |
著者所属 |
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慶應義塾大学 |
著者名 |
丹羽, 直也
十時, 知滉
松谷, 宏紀
鯉渕, 道紘
天野, 英晴
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著者名(英) |
Naoya, Niwa
Tomohiro, Totoki
Hiroki, Matsutani
Michihiro, Koibuchi
Hideharu, Amano
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論文抄録 |
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内容記述タイプ |
Other |
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内容記述 |
本報告では,チップの 3 次元積層における DRAM 統合の性能および温度の評価を行う.HotSpot 6.0 の評価結果より,DRAM および L2 キャッシュは発熱が小さいため温度上昇への影響は限定的である.一方,プロセッサコアと L1 キャッシュの発熱は大きいため,垂直方向に複数個のプロセッサコアが重なるレイアウトとならないように積層することが重要であることが分かった.次に,gem5 フルシステムシミュレーションを行った結果,NAS Parallel Benchmark のアプリケーションでは,DRAM,L2 キャッシュ,プロセツサコアのレイアウトによる影響は限定的であり,レイアウトを設計する際には通信遅延よりも温度上昇を抑えることを優先し,プロセッサコアを分散させた方が良いことがわかった.一方,本報告で用いた 3 次元積層チップの性能向上には,温度制約を緩和する目的で,空冷ではなく油浸環境で実行することが極めて重要であることが分かった.これらは先行研究の結果を追認するものである. |
書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AA11451459 |
書誌情報 |
研究報告システムとLSIの設計技術(SLDM)
巻 2018-SLDM-182,
号 5,
p. 1-5,
発行日 2018-01-11
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ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
2188-8639 |
Notice |
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SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. |
出版者 |
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言語 |
ja |
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出版者 |
情報処理学会 |