ピアスイッチ向けプログラマブルロジック0-1-A-A LUTの電力効率について

• Item type: SIG Technical Reports(1)
• 公開日: 2018-01-11
• タイトル: ピアスイッチ向けプログラマブルロジック0-1-A-A LUTの電力効率について
• タイトル / 言語: en
• タイトル: A study on the power efficiency of via-switch oriented programmable logic 0-1-A-Ā LUT
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: プログラマブルアーキテクチャ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 立命館大学情報理工学部
• 著者所属: 立命館大学情報理工学部
• 著者所属: 立命館大学情報理工学部
• 著者所属(英): en
• 著者所属(英): Collage of Infomation Science and Engineering, Ritsumeikan University
• 著者所属(英): en
• 著者所属(英): Collage of Infomation Science and Engineering, Ritsumeikan University
• 著者所属(英): en
• 著者所属(英): Collage of Infomation Science and Engineering, Ritsumeikan University
• 著者名: 夏原, 明日香; 今川, 隆司; 越智, 裕之
• 著者名(英): Asuka, Natsuhara; Takashi, Imagawa; Hiroyuki, Ochi
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本稿では，ビアスイッチと呼ばれるナノデバイスを用いたプログラマブルロジックである 0-1-A-Ā LUT に対して性能と電力のトレードオフを考盧したトランジスタサイズの最適化を行った上で，同様に最適化した 0-1 LUT に比べ，面積のみならず，遅延時間や動的消費電力においても優れていることを定量的に示す．0-1-A-Ā LUT は FPGA のロジックブロックで広く使われている Look-up table (LUT) と同等の機能を持つプログラマブルロジックであり，ビアスイッチの ON 抵抗が小さいことを活かして従来の 0-1 LUT を改良したものである．0-1 LUT と比較して，ビアスイッチの個数を変えることなく，マルチプレクサ (MUX) の個数が半分になり段数も 1 段減ることなどから，回路面積や遅延時間の低減を達成するものとして提案された．回路面積が低減することから，消費電力の削減も期待されるが，定量的な評価は行われていなかった．本稿では，予備実験として LUT 内の消費電力内訳を求め支配的である部分を明らかにし，それを踏まえて消費電力の大きい部分からトランジスタのサイジングを行ったところ，0-1-A-Ā LUT の動的消費電力を 7.6%，遅延時間を 0.6% 低減できた．同様にトランジスタのサイジングを行った 0-1 LUT との比較では，0-1-A-Ā LUT の方が動的消費電力が 18.7%，遅延時間も 10.0% 優れていた．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper quantitatively shows the superiority of 0-1-A-Ā LUT to 0-1 LUT in terms of area, delay time and dynamic power consumption. 0-1-A-Ā LUT and 0-1 LUT which are composed of a new nanodevice "via-switch" can be used as programmable logic in place of a conventional look-up table (LUT) in FPGA. Although they have the same number of via-switches, the number of multiplexers (MUXs) and their stages in 0-1-A-Ā LUT is smaller than those in 0-1 LUT, so that the area and delay time of 0-1-A-Ā LUT are smaller than those of 0-1 LUT. Because of the area reduction, the power consumption is also expected to be reduced, but it has not been evaluated quantitatively. We firstly evaluated the breakdown of power consumption to clarify the dominant part in LUTs and then applied transistor sizing to them considering performance-power trade-off. As a result, compared with the original design in the previous work, the dynamic power consumption and delay time of 0-1-A-Ā LUT are reduced by 7.6% and 0.6%, respectively. The evaluation results also show that the dynamic power consumption and delay time of 0-1-A-Ā LUT are 18.7% and 10.0% smaller than those of the 0-1 LUT whose transistors are also optimized in the same manner.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告システム・アーキテクチャ（ARC）; 巻 2018-ARC-229, 号 19, p. 1-6, 発行日 2018-01-11
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8574
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会