バックゲートバイアス制御技術のためのトリプルウェル構造のオーバーヘッド低減

• Item type: SIG Technical Reports(1)
• 公開日: 2017-10-30
• タイトル: バックゲートバイアス制御技術のためのトリプルウェル構造のオーバーヘッド低減
• タイトル / 言語: en
• タイトル: Reduction of Overhead in Adaptive Body Bias Technology due to Triple-well Structure
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 回路実装技術
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 産業技術総合研究所
• 著者所属: 産業技術総合研究所
• 著者所属: 産業技術総合研究所
• 著者所属(英): en
• 著者所属(英): National Institute of Advanced Industrial Science and Technology
• 著者所属(英): en
• 著者所属(英): National Institute of Advanced Industrial Science and Technology
• 著者所属(英): en
• 著者所属(英): National Institute of Advanced Industrial Science and Technology
• 著者名: 小笠原, 泰弘; 関川, 敏弘; 小池, 帆平
• 著者名(英): Yasuhiro, Ogasahara; Toshihiro, Sekigawa; Hanpei, Koike
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本論文ではバイアス制御技術を細粒度で適応的に用いる際に問題となる，トリプルウェル構造のオーバーヘッドの低減について，実測とシミュレーションから実証する．65nm プロセスにおいて，フアウンドリによって設定された設計ルールよりも縮小したトリプルウエル構造の TEG を実装し，トリプルウェル構造の耐圧について検証を行った．その結果，本来の設計ルールよりもデイープ，ウエルの間隔を 60% 縮小することが可能であることを明らかにした．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper presents the significant reduction of the area overhead due to triple-well structure for adaptive body bias methods. Triple-well TEGs which include violation of design rules originating from voltage tolerance were implemented on a 65nm process. Reexamining voltage tolerance based on measurement results reduced deep n-wells spacing by 60% on the 65nm process. A new method for further overhead reduction is proposed based on a device simulation which is validated with measurement results.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA12149313
• 書誌情報: 研究報告組込みシステム（EMB）; 巻 2017-EMB-46, 号 7, p. 1-5, 発行日 2017-10-30
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-868X
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会