ヘテロジニアスマルチコアプロセッサ上でのスタティックスケジューリングを用いたMP3エンコーダの並列化

• Item type: Trans(1)
• 公開日: 2008-06-26
• タイトル: ヘテロジニアスマルチコアプロセッサ上でのスタティックスケジューリングを用いたMP3エンコーダの並列化
• タイトル / 言語: en
• タイトル: Parallelization of MP3 Encoder Using Static Scheduling on a Heterogeneous Multicore
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: プロセッサアーキテクチャ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 早稲田大学理工学術院情報理工学科
• 著者所属: 早稲田大学理工学術院情報理工学科
• 著者所属: 早稲田大学理工学術院情報理工学科
• 著者所属: 早稲田大学理工学術院情報理工学科
• 著者所属: 早稲田大学理工学術院情報理工学科
• 著者所属: 早稲田大学理工学術院情報理工学科
• 著者所属: 早稲田大学理工学術院情報理工学科
• 著者所属: 早稲田大学理工学術院情報理工学科
• 著者所属(英): en
• 著者所属(英): Department of Computer Science and Engineering, Faculty of Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science and Engineering, Faculty of Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science and Engineering, Faculty of Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science and Engineering, Faculty of Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science and Engineering, Faculty of Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science and Engineering, Faculty of Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science and Engineering, Faculty of Science and Engineering, Waseda University
• 著者所属(英): en
• 著者所属(英): Department of Computer Science and Engineering, Faculty of Science and Engineering, Waseda University
• 著者名: 和田, 康孝; 林, 明宏; 益浦, 健; 白子, 準; 中野, 啓史; 鹿野, 裕明; 木村, 啓二; 笠原, 博徳
• 著者名(英): Yasutaka, Wada; Akihiro, Hayashi; Takeshi, Masuura; Jun, Shirako; Hirofumi, Nakano; Hiroaki, Shikano; Keiji, Kimura; Hironori, Kasahara
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 情報家電の市場拡大にともない，低消費電力でありながら高い性能を実現するプロセッサが求められるようになっている．この要求に対応するため，汎用プロセッサに加え，動的再構成可能プロセッサ（DRP）や信号処理用プロセッサ（DSP）等のアクセラレータを1チップ上に複数集積したヘテロジニアスマルチコアアーキテクチャが注目を集めている．このようなヘテロジニアスマルチコアにおいては，処理の特性やコア間のデータ転送を考慮して適切に各コアに処理を割り当てることが必要となる．本論文では，このようなヘテロジニアスマルチコア用の粗粒度タスクスタティックスケジューリング手法を提案する．本論文で提案するスタティックスケジューリング手法では，ループやサブルーチン，基本ブロック間の並列性を利用する粗粒度タスク並列処理において，各タスクがどのコアで実行可能か等の特性，各コア間でのデータ転送オーバヘッドを考慮して処理時間を最小とするように汎用コアあるいはアクセラレータに割り当て，さらにコア間でのデータ転送をDMAを用いてタスク処理とオーバラップして行う．これによりプログラムの階層的な並列性とチップ上のアクセラレータを有効に利用し，処理の高速化を図ることができる．本手法を用い，世界初のヘテロジニアス並列化コンパイラを開発しMP3エンコーダに適用し評価した結果，SH4A 1コアのみを用いた場合に対して，SH4A 4コアで3.99倍，SH4A 2コアとDRP 2コアで14.55倍，SH4A 4コアとDRP 4コアを用いたときに25.20倍の性能向上を得られることが確認できた．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Heterogeneous multicore architectures integrating various kind of accelerators like dynamically reconfigurable processors (DRPs) or digital signal processors (DSPs) in addition to general purpose processor cores have attracted much attention to realize high performance with low power consumption. These heterogeneous multicores require scheduling schemes considering characteristics of tasks on each core and data transfers on chips. This paper proposes a static scheduling scheme for coarse grain task parallel processing on a heterogeneous multicore processor with overlapping data transfer and task execution. In the proposed scheme, the compiler extracts parallelism using coarse grain parallel processing and assigns tasks considering characteristics on each core to minimize the execution time of an application. Performance of the proposed scheme is evaluated on a heterogeneous multicore processor using an MP3 encoder. Heterogeneous configurations give us 14.55 times speedup with two SH4As and two DRPs and 25.20 times speedup with four SH4As and four DRPs against sequential execution with one SH4A core.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11833852
• 書誌情報: 情報処理学会論文誌コンピューティングシステム（ACS）; 巻 1, 号 1, p. 105-119, 発行日 2008-06-26
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 1882-7829
• 出版者 / 言語: ja
• 出版者: 情報処理学会