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アイテム
タイミング歩留まり改善を目的とする演算カスケーディング
https://ipsj.ixsq.nii.ac.jp/records/18159
https://ipsj.ixsq.nii.ac.jp/records/181599ee7b8e6-6f34-45c3-935f-4b096a9471b1
名前 / ファイル | ライセンス | アクション |
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![]() |
Copyright (c) 2008 by the Information Processing Society of Japan
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オープンアクセス |
Item type | Trans(1) | |||||||
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公開日 | 2008-08-21 | |||||||
タイトル | ||||||||
タイトル | タイミング歩留まり改善を目的とする演算カスケーディング | |||||||
タイトル | ||||||||
言語 | en | |||||||
タイトル | Cascading ALU Operations for Improving Timing Yield | |||||||
言語 | ||||||||
言語 | jpn | |||||||
キーワード | ||||||||
主題Scheme | Other | |||||||
主題 | マイクロアーキテクチャ | |||||||
資源タイプ | ||||||||
資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||
資源タイプ | journal article | |||||||
著者所属 | ||||||||
九州工業大学大学院情報工学研究科情報科学専攻 | ||||||||
著者所属 | ||||||||
大阪大学大学院情報科学研究科情報システム工学専攻 | ||||||||
著者所属 | ||||||||
福岡大学工学部電子情報工学科 九州大学 独立行政法人科学技術振興機構,CREST | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Artificial Intelligence, Kyushu Institute of Technology | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Information Systems Engineering, Osaka University | ||||||||
著者所属(英) | ||||||||
en | ||||||||
Department of Electronics Engineering and Computer Science, Fukuoka University,Kyushu University,Japan Science and Technology Agency, CREST | ||||||||
著者名 |
渡辺, 慎吾
× 渡辺, 慎吾
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著者名(英) |
Shingo, Watanabe
× Shingo, Watanabe
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論文抄録 | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | 半導体製造プロセスの微細化が進展するにつれ,製造ばらつきの拡大という深刻な問題が顕在化している.それによりトランジスタの特性ばらつきが増大し,タイミング歩留まりの悪化が懸念されている.我々は回路遅延の統計的性質に着目し,演算をカスケーディング実行して演算器の遅延ばらつきを縮小することを検討している.本稿では,演算器の統計的遅延解析とプロセッサ性能の評価とから,演算カスケーディングのタイミング歩留まり改善に対する効果を調査する.その結果,ばらつき問題への対策にはマイクロアーキテクチャの大局的な検討が必要であるという知見を得た. | |||||||
論文抄録(英) | ||||||||
内容記述タイプ | Other | |||||||
内容記述 | As semiconductor technologies are aggressively advanced, the problem of parameter variations is emerging. Parameter variations in transistors affect circuit delay, resulting in serious yield loss. We exploit the statistical characteristics in circuit delay, and investigate a cascading technique of ALU operations for variation reduction. From the statistical timing analysis in circuit level and the performance evaluation in processor level, this paper tries to unveil how efficiently the cascading technique improves timing yield of processors. We find that innovations are required for managing parameter variations in microarchitecture level. | |||||||
書誌レコードID | ||||||||
収録物識別子タイプ | NCID | |||||||
収録物識別子 | AA11833852 | |||||||
書誌情報 |
情報処理学会論文誌コンピューティングシステム(ACS) 巻 1, 号 2, p. 12-21, 発行日 2008-08-21 |
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ISSN | ||||||||
収録物識別子タイプ | ISSN | |||||||
収録物識別子 | 1882-7829 | |||||||
出版者 | ||||||||
言語 | ja | |||||||
出版者 | 情報処理学会 |