オンチップマルチプロセッサ型データ駆動アーキテクチャの評価手法とその実験的検討

• Item type: Trans(1)
• 公開日: 2001-08-15
• タイトル: オンチップマルチプロセッサ型データ駆動アーキテクチャの評価手法とその実験的検討
• タイトル / 言語: en
• タイトル: An Evaluation Scheme for Super - integrated Data - driven Architecture and Its Experimental Study
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 高性能アーキテクチャ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: シャープ株式会社IC開発本部
• 著者所属: 筑波大学大学院博士課程工学研究科
• 著者所属: 筑波大学電子・情報工学系
• 著者所属(英): en
• 著者所属(英): Integrated Circuits Development Group, SHARP Corporation
• 著者所属(英): en
• 著者所属(英): Doctoral Program in Engineering, University of Tsukuba
• 著者所属(英): en
• 著者所属(英): Institute of Information Sciences and Electronics, University of Tsukuba
• 著者名: 浦田, 卓治; 榑林亮介; 西川, 博昭
• 著者名(英): Takuji, Urata; Ryosuke, Kurebayashi; Hiroaki, Nishikawa
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 筆者らは，VLSI向きアーキテクチャとして，自己同期式エラスティックパイプラインによる動的データ駆動プロセッサのオンチップマルチプロセッサシステムを研究している．これまでの研究で，パケットの待ちが生じない定常的なデータ流量を維持するパイプライン構成が，性能向上における課題となっている．この解決には，パイプライン構成をチューニングできるプロトタイピング環境が不可欠である．本論文は，プロセッサアーキテクチャのエミュレーション環境の実現に向け，パイプライン上のパケット流を決定する転送制御機構間の通信タイミングの模擬を取り上げ，動的データ駆動プロセッサの細粒度並列処理を活用した実現法を提案している．本手法では，エミュレーションの高効率化のため， パイプライン上の個々のパケットについて，パケットを処理・転送するデータパスとパケット転送を制御するタイミングパスとを可能な限り並列に評価している．本論文では，本手法の高い並列処理性，および，オーバヘッドのない細粒度並列処理とプロセッサ通信から得られるスケーラビリティを実験的検討を通じて明らかにする．さらに，具体的なアプリケーションを対象としたエミュレーションを通じて，対話的なプロトタイピング環境に望まれる適切な応答時間を実現可能なことを示している．"
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: The authors have been studying super-integrated data-driven processors based on the self-timed elastic pipeline scheme. Past studies showed necessity of a prototyping environment to tune the pipeline for maintaining high performance. This paper describes an evaluation scheme of transmission timing of each data-packet between the self-timed transfer control mechanisms as an emulation facility for the prototyping environment. To emulate the elastic pipeline efficiently, this scheme utilizes fine-grained parallelism of the dynamic data-driven processors and evaluates data-path and timing-path in parallel. Experimental results show the high parallel processing capability and scalability based on this scheme. And an emulation result of an actual application demonstrates that this scheme satisfies quick response time required in an interactive prototyping environment.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11560614
• 書誌情報: 情報処理学会論文誌ハイパフォーマンスコンピューティングシステム（HPS）; 巻 42, 号 SIG09(HPS3), p. 135-144, 発行日 2001-08-15
• 出版者 / 言語: ja
• 出版者: 情報処理学会