両パス実行の性能評価と実行判定精度の改善

• Item type: Trans(1)
• 公開日: 2001-08-15
• タイトル: 両パス実行の性能評価と実行判定精度の改善
• タイトル / 言語: en
• タイトル: Performance Evaluation of Both - path Execution and Improvement of Execution Decision Accuracy
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 高性能アーキテクチャ
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_6501
• 資源タイプ: journal article
• 著者所属: 名古屋大学大学院工学研究科
• 著者所属: 名古屋大学大学院工学研究科
• 著者所属: 名古屋大学大学院工学研究科
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Nagoya University
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Nagoya University
• 著者所属(英): en
• 著者所属(英): Graduate School of Engineering, Nagoya University
• 著者名: 片山, 清和; 安藤, 秀樹; 島田, 俊夫
• 著者名(英): Kiyokazu, Katayama; Hideki, Ando; Toshio, Shimada
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 両パス実行とは分岐命令のTakenパスとNot-Takenパスの両方のパスを実行する手法である．この手法は原理的に分岐予測ミスをなくすことができ，プロセッサの性能を向上させることが可能である．これまで両パス実行に対する研究がなされてきたが，近い将来に実現可能な規模のハードウェア量での評価が少なく，正確な有用性が十分には分かっていない．我々は，SPECint95ベンチマークを用い，コンテキスト数，命令キャッシュポート数，命令キャッシュサイズによる性能に対する影響について評価を行い，コスト性能比の良い構成パラメータを明らかにした．そして，その構成パラメータにおいては，ハードウェアの複雑さの増加は大きくないことを示した．クロック・サイクル時間への影響を軽微と仮定し，実行サイクル数の評価を行った結果，近い将来実現可能と考えられる8命令発行，2ポートの命令キャッシュ，4ポートのデータキャッシュ，5つのコンテキスト数のプロセッサにおいて，両パス実行は単一パス実行に対し，最大20.5%，平均11.2%の性能向上を見込めることが分かった．また，両パス実行の判定に使用する表における競合を抑制するために，分岐フィルタを導入した機構を提案した．これにより，従来の判定機構の場合に比べ，最大8.1%の性能向上が得られることを確認した．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: Both-path execution is to execute both paths following a branch instruction. This execution theoretically removes branch misprediction completely and can improve performance of processors. Although many researches on both-path execution have been done, there exist few evaluation studies under realistic hardware assumptions and the precise effect of both-path execution has not been clear yet. In this paper, we have evaluated the performance impact of the number of contexts, the number of instruction cache ports, and instruction cache size to find good cost/performance organization parameters. We have indicated that the increase of hardware complexity is not so large on the hardware organization we have found. Our cycle count evaluation shows that both-path execution which has 8-instruction issue width, 2-ported data cache, and 5 contexts is expected to improve performance by a maximum of 20.5% or by an average 11.2% over conventional single-path execution in a near-future superscalar processor assuming that the hardware complexity little affects the clock cycle time. In addition, we propose a mechanism that suppresses aliasing in the table used for decision of both-path execution by introducing branch filtering. We confirm that both-path execution with branch filtering achieves a maximum of 8.1% performance improvements, comparing to that with conventional decision mechanism.
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AA11560614
• 書誌情報: 情報処理学会論文誌ハイパフォーマンスコンピューティングシステム（HPS）; 巻 42, 号 SIG09(HPS3), p. 106-118, 発行日 2001-08-15
• 出版者 / 言語: ja
• 出版者: 情報処理学会