マルチFPGA上でのCNNの実装

• Item type: SIG Technical Reports(1)
• 公開日: 2017-01-16
• タイトル: マルチFPGA上でのCNNの実装
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: ニューラルネット
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_18gh
• 資源タイプ: technical report
• 著者所属: 慶應義塾大学
• 著者所属: 東京大学
• 著者所属: 国立情報学研究所
• 著者所属: 慶應義塾大学
• 著者所属(英): en
• 著者所属(英): Keio University
• 著者所属(英): en
• 著者所属(英): University of Tokyo
• 著者所属(英): en
• 著者所属(英): National Institute of Informatics
• 著者所属(英): en
• 著者所属(英): Keio University
• 著者名: 武者, 千嵯; 工藤, 知宏; 鯉渕, 道紘; 天野, 英晴
• 著者名(英): Kazusa, Musha; Tomohiro, Kudoh; Michihiro, Koibuchi; Hideharu, Amano
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 画像識別等の組込み機器では学習済み深層畳み込みニューラルネットワーク (CNN : Deep Convolutional Neural Network) の識別高速化と低消費電力化が求められている．一般的な CNN は前半部が畳込み層，後半部がフル結合層で構成されている．先行研究より，畳込み層では積和演算部がボトルネックであり，フル結合層ではメモリアクセスがボトルネックである．本論文では，フル結合層ではニューロンを刈ることで，重みを格納したメモリを削減し，フル結合層のメモリアクセスを高速化する．従って，FPGA のオンチップメモリ上にフル結合層の重みを全て格納でき，メモリアクセス問題を解決できる．また，本論文では FPGA のオンチップメモリと組み合わせた高速なフル結合層回路を提案する．提案する閾値ニューロン刈りにより，元の認識精度に対して 99% 同等な場合は VGG - 11 におけるフル結合層のニューロンを 76.4% 削減でき，95% 認識精度を許容できればニューロン数を 91.7% 削減できた．ニューロン刈りを行ったフル結合層を Digilent 社 Net FPGA - 1G - CML ボードに実装し，ARM プロセッサ (CPU)，Jetson TK1 (GPU) と比較を行った結果，遅延時間に関しては FPGA は CPU よりも 219.0 倍高速であり，GPU よりも 12.5 倍高速であった．また，消費電力性能効率 (Performance / Power) に関しては CPU よりも 87.69 倍優れており，GPU よりも 12.51 倍優れていた．
• 書誌レコードID / 収録物識別子タイプ: NCID
• 書誌レコードID / 収録物識別子: AN10096105
• 書誌情報: 研究報告システム・アーキテクチャ（ARC）; 巻 2017-ARC-224, 号 10, p. 1-6, 発行日 2017-01-16
• ISSN / 収録物識別子タイプ: ISSN
• ISSN / 収録物識別子: 2188-8574
• Notice: SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc.
• 出版者 / 言語: ja
• 出版者: 情報処理学会