ソフトエラー耐性を有するデータパス合成における最適化について

• Item type: Symposium(1)
• 公開日: 2016-09-07
• タイトル: ソフトエラー耐性を有するデータパス合成における最適化について
• タイトル / 言語: en
• タイトル: On the Optimization of Soft Error-Tolerant Datapath Synthesis
• 言語: jpn
• キーワード / 主題Scheme: Other
• キーワード / 主題: 高位合成
• 資源タイプ / 資源タイプ識別子: http://purl.org/coar/resource_type/c_5794
• 資源タイプ: conference paper
• 著者所属: 金沢工業高等専門学校
• 著者所属(英): en
• 著者所属(英): Kanazawa Technical College
• 著者名: 井上, 恵介
• 著者名(英): Keisuke, Inoue
• 論文抄録 / 内容記述タイプ: Other
• 論文抄録 / 内容記述: 本論文ではソフトエラー耐性を有する ASIC の高位合成問題について議論する．特にデータパスの記憶回路であるレジスタに着目し，ECC によるエラー訂正を行う設計問題を考える．データの安全性の尺度となるセーフタイムという概念を導入し，セーフタイムに基づいて ECC モジュールを最小化しつつソフトエラー耐性を有するデータパス設計を提案する．整数計画法による解法を提案し高位合成のベンチマーク回路に適用した結果を示す．
• 論文抄録(英) / 内容記述タイプ: Other
• 論文抄録(英) / 内容記述: This paper discusses high-level synthesis of soft error-tolerant ASIC. Specially, we focus on registers (memory part of data-path), and consider a design problem of error correcting by ECC. We introduce a new concept of safe-time, and propose a soft error-tolerant data-path design with minimizing the number of ECC modules based on this concept. We propose an integer linear programming-based approach to this design problem, and show a case study to apply the approach to a benchmark circuit.
• 書誌情報: DAシンポジウム2016論文集; 巻 2016, 号 13, p. 68-72, 発行日 2016-09-07
• 出版者 / 言語: ja
• 出版者: 情報処理学会