| Item type |
SIG Technical Reports(1) |
| 公開日 |
2015-11-13 |
| タイトル |
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タイトル |
負数演算機能を備えたピットシリアル積和演算器 |
| タイトル |
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言語 |
en |
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タイトル |
A bit serial multiply and accumulator with negative number operation |
| 言語 |
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言語 |
jpn |
| 資源タイプ |
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資源タイプ識別子 |
http://purl.org/coar/resource_type/c_18gh |
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資源タイプ |
technical report |
| 著者所属 |
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岡山県立大学情報工学部 |
| 著者所属 |
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川崎医療福祉大学医療技術学部 |
| 著者所属 |
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岡山県立大学情報工学部 |
| 著者所属 |
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岡山県立大学情報工学部 |
| 著者所属 |
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岡山県立大学情報工学部 |
| 著者所属 |
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岡山県立大学情報工学部 |
| 著者所属(英) |
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en |
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Faculty of Computer Science and System Engineering, Okayama Prefectural University |
| 著者所属(英) |
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en |
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Faculty of Health Science and Technology, Kawasaki University of Medical Welfare |
| 著者所属(英) |
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en |
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Faculty of Computer Science and System Engineering, Okayama Prefectural University |
| 著者所属(英) |
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en |
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Faculty of Computer Science and System Engineering, Okayama Prefectural University |
| 著者所属(英) |
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en |
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Faculty of Computer Science and System Engineering, Okayama Prefectural University |
| 著者所属(英) |
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en |
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Faculty of Computer Science and System Engineering, Okayama Prefectural University |
| 著者名 |
岡本, 大地
近藤, 真史
瀬島, 吉裕
佐藤, 洋一郎
横川, 智教
有本, 和民
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| 著者名(英) |
Daichi, Okamoto
Masafumi, Kondo
Yoshihiro, Sejima
Yoichiro, Sato
Tomoyuki, Yokogawa
Kazutami, Arimoto
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| 論文抄録 |
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内容記述タイプ |
Other |
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内容記述 |
近年，高性能な信号処理回路 (DSP) を搭載したデジタル補聴器が普及しているが，DSP への演算負荷の増大によりその電池寿命は数日に留まっている．この問題に対して著者らは，単一の全加算器のみを用いるという前提で，リングオシレータを用いた動的な制御を導入することによる小面積かつ低消費電力な直列乗算器を提案している．しかしながら，この乗算器では，フィルタ回路等への応用時に必要となる負数の演算には対応していなかったそこで本研究では，この直列乗算器を積和演算器に拡張した上で，演算順序の交換とピットシリアル処理を併用するとともに，2 の補数に対応した演算を実現する．そして，これに基づいた積和演算器を設計し，シミュレーションによりその動作を確認するとともに，FPGA 実装を対象とした消費電力の解析を通してその有効性を確認する． |
| 論文抄録(英) |
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内容記述タイプ |
Other |
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内容記述 |
Recently, digital hearing aids with the high functionality of digital signal processor (DSP) become widely used, and thus its battery life is limited to only few days by a heavy load on its DSP. In order to solve this problem, we have provided a low area and power saving bit serial multiplier by using a ring oscillator. However, since the multiplier does not support the negative number operation, it cannot be applied to the multiply and accumulator used by digital filter. Therefore, we propose a multiplier capable of complement by the two's complement representation. We designed the bit serial multiply and accumulator and exhibited the simulation results that showed the intended behavior. We also showed the effectiveness of the proposed multiply and accumulator through power consumption analysis on FPGA. |
| 書誌レコードID |
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収録物識別子タイプ |
NCID |
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収録物識別子 |
AN1009593X |
| 書誌情報 |
研究報告アルゴリズム（AL）
巻 2015-AL-155,
号 20,
p. 1-6,
発行日 2015-11-13
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| ISSN |
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収録物識別子タイプ |
ISSN |
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収録物識別子 |
2188-8566 |
| Notice |
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SIG Technical Reports are nonrefereed and hence may later appear in any journals, conferences, symposia, etc. |
| 出版者 |
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言語 |
ja |
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出版者 |
情報処理学会 |
IPSJ-AL15155020.pdf (584.5 kB)
