WEKO3
アイテム
多重スレッド・多重命令発行を用いる要素プロセッサ・アーキテクチャ
https://ipsj.ixsq.nii.ac.jp/records/14507
https://ipsj.ixsq.nii.ac.jp/records/14507303a7c99-b414-4799-b0b1-ae8dadec3e0c
| 名前 / ファイル | ライセンス | アクション |
|---|---|---|
IPSJ-JNL3404007.pdf (1.3 MB)
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Copyright (c) 1993 by the Information Processing Society of Japan
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| オープンアクセス | ||
| Item type | Journal(1) | |||||||
|---|---|---|---|---|---|---|---|---|
| 公開日 | 1993-04-15 | |||||||
| タイトル | ||||||||
| タイトル | 多重スレッド・多重命令発行を用いる要素プロセッサ・アーキテクチャ | |||||||
| タイトル | ||||||||
| 言語 | en | |||||||
| タイトル | An Elementary Processor Architecture with Parallel Instruction Issuing from Multiple Threads | |||||||
| 言語 | ||||||||
| 言語 | jpn | |||||||
| キーワード | ||||||||
| 主題Scheme | Other | |||||||
| 主題 | 特集：並列処理 | |||||||
| 資源タイプ | ||||||||
| 資源タイプ識別子 | http://purl.org/coar/resource_type/c_6501 | |||||||
| 資源タイプ | journal article | |||||||
| その他タイトル | ||||||||
| その他のタイトル | 要素プロセッサアーキテクチャ | |||||||
| 著者所属 | ||||||||
| 松下電器産業（株）メディア研究所 | ||||||||
| 著者所属 | ||||||||
| 松下電器産業（株）メディア研究所 | ||||||||
| 著者所属 | ||||||||
| 松下電器産業（株）メディア研究所 | ||||||||
| 著者所属 | ||||||||
| 松下電器産業（株）メディア研究所 | ||||||||
| 著者所属 | ||||||||
| 松下電器産業（株）メディア研究所 | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Media Research Laboratory, Matsushita Electric Industrial Co., Ltd | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Media Research Laboratory, Matsushita Electric Industrial Co., Ltd | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Media Research Laboratory, Matsushita Electric Industrial Co., Ltd | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Media Research Laboratory, Matsushita Electric Industrial Co., Ltd | ||||||||
| 著者所属(英) | ||||||||
| en | ||||||||
| Media Research Laboratory, Matsushita Electric Industrial Co., Ltd | ||||||||
| 著者名 |
平田, 博章
× 平田, 博章
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| 著者名(英) |
Hiroaki, Hirata
× Hiroaki, Hirata
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| 論文抄録 | ||||||||
| 内容記述タイプ | Other | |||||||
| 内容記述 | 我々は，アプリケーションが有する粗粒度並列性を多重命令発行と組み合わせることによって、スループットの向上を狙うプロセッサ・アーキテクチャの開発を行っている。本稿では、そのアーキテクチャの特徴である「並列スレッド命令発行方式」について述べ、キャッシュ効果を含めたシミュレーションによって評価した結果を報告する。アプリケーション・プログラムをデータ分割によって並列化し、本プロセッサ上で同時実行されるスレッドが命令テキストを共有する場合、命令キャッシュのヒット率は単一スレッド実行時よりも向上することがわかった。一方、データ・キャッシュについては複数スレッドの同時実行によって単一スレッドの場合よりもヒット率が低下する傾向がある。しかし、適切なデータ・キャッシュ構成のもとではヒット率低下の傾向を抑えることができ、2，4，8スレッド並列実行時でそれぞれ単一スレッド・プロセッサの2.0倍、3.6倍、5.4倍の性能向上が得られることを確認した。 | |||||||
| 書誌レコードID | ||||||||
| 収録物識別子タイプ | NCID | |||||||
| 収録物識別子 | AN00116647 | |||||||
| 書誌情報 |
情報処理学会論文誌 巻 34, 号 4, p. 595-605, 発行日 1993-04-15 |
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| ISSN | ||||||||
| 収録物識別子タイプ | ISSN | |||||||
| 収録物識別子 | 1882-7764 | |||||||
